SU1479928A1 - Four-input single-bit adder - Google Patents

Four-input single-bit adder Download PDF

Info

Publication number
SU1479928A1
SU1479928A1 SU874306252A SU4306252A SU1479928A1 SU 1479928 A1 SU1479928 A1 SU 1479928A1 SU 874306252 A SU874306252 A SU 874306252A SU 4306252 A SU4306252 A SU 4306252A SU 1479928 A1 SU1479928 A1 SU 1479928A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
adder
output
input single
bit adder
Prior art date
Application number
SU874306252A
Other languages
Russian (ru)
Inventor
Леонид Болеславович Авгуль
Валерий Павлович Супрун
Original Assignee
Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны
Белорусский государственный университет им.В.И.Ленина
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны, Белорусский государственный университет им.В.И.Ленина filed Critical Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны
Priority to SU874306252A priority Critical patent/SU1479928A1/en
Application granted granted Critical
Publication of SU1479928A1 publication Critical patent/SU1479928A1/en

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  построени  быстродействующих арифметических устройств. Цель изобретени  - упрощение четырехвходового одноразр дного сумматора. Четырехвходовый одноразр дный сумматор содержит элементы И 1-7, сумматоры по модулю два 8,9, входы 10-13, выход 14 суммы, выходы 15, 16. 2 ил., 1 табл.The invention relates to computing and is intended to build high-speed arithmetic devices. The purpose of the invention is to simplify a four-input single-bit adder. The four-input single-bit adder contains elements AND 1-7, modulo-two adders 8.9, inputs 10-13, output 14 amounts, outputs 15, 16. 2 ill., 1 tab.

Description

8eight

/4/four

1212

f3f3

ЧH

СПSP

jj

aiai

&&

Ч H

СО СО N3WITH CO N3

0000

S S

66

IBIB

Изобретение относитс  к вычислительной технике и предназначено дл  построени  быстродействующих арифметических устройств.The invention relates to computing and is intended to build high-speed arithmetic devices.

Цель изобретени  - упрощение че- тырехвходового одноразр дного сумматора ,The purpose of the invention is to simplify the four-input one-bit adder,

На чертеже изображена схема четы- рехвходового одноразр дного сумматора .The drawing shows a four-input single-bit adder circuit.

Четырехвходовый одноразр дный сум матор содержит элементы И 1-7, сумматоры 8 и 9 по модулю два, входы 10- 13, выход 14 суммы и выходы 15 и 16 переноса (младшего и старшего).The four-input, one-bit summator contains AND 1–7 elements, two adders 8 and 9 modulo two, inputs 10–13, output 14 sums, and outputs 15 and 16 of the transfer (junior and senior).

Четырехвходовый одноразр дный сумматор работает следующим образом.The four-input single-bit adder operates as follows.

На входы 10-13 подаютс  двоичные переменные X , - X 4соответственно.Binary variables X, - X 4, respectively, are input to inputs 10-13.

На выходе функци Output function

14 реализуетс  логическа 14 is implemented by logic

S X , © Х1©ХЭ©Х4,S X, © X1 © HE © X4,

соответствующа  сигналу суммы.corresponding to the sum signal.

На выходе 15 реализуетс  логическа  функци The output 15 is implemented logical functions

модулю два и семь элементов И, причем входы первого сумматора по модулю два соединены с входами сумматора с первого по четвертый, а выход соединен с выходом суммы сумматора, вхо ды первого элемента И соединены с первым и третьим входами сумматора, входы второго элемента И соединены с вторым и четвертым входами сумматора входы третьего элемента И соединены с вторым и третьим входами сумматора входы четвертого элемента И соединены с первым и четвертым входами сумматора , входы п того элемента И соединены с первым и вторым входами сумматора, входы шестого элемента И соединены с третьим и четвертым входами сумматора, выход седьмого элемента И соединен с выходом старшего переноса сумматора, -о тличаю- щ и и с   тем, что, с целью упрощени , сумматор содержит второй сумматор по модулю два, выход которого со единен с выходом младшего переноса сумматора, а входы подключены к выходам элементов И с первого по шестой , входы седьмого элемента И подключены к выходам п того и шестого Р Х7Х4© 30 элементов И.module two and seven elements are And, and the inputs of the first modulo adder two are connected to the inputs of the adder one through four, and the output is connected to the output of the sum of the adder, the inputs of the first element And are connected to the first and third inputs of the adder, the inputs of the second element And are connected to the second and fourth inputs of the adder, the inputs of the third element And are connected to the second and third inputs of the adder, the inputs of the fourth element And are connected to the first and fourth inputs of the adder, the inputs of the fifth element And are connected to the first and second inputs of the adder a, the inputs of the sixth element I are connected to the third and fourth inputs of the adder, the output of the seventh element I is connected to the output of the higher transfer of the adder, -o it is different, so that, for the purpose of simplification, the adder contains the second modulo two, the output which is connected to the output of the lower transfer of the adder, and the inputs are connected to the outputs of the And elements from the first to the sixth, the inputs of the seventh element And are connected to the outputs of the fifth and sixth P X7X4 © 30 elements I.

00

5five

модулю два и семь элементов И, причем входы первого сумматора по модулю два соединены с входами сумматора с первого по четвертый, а выход соединен с выходом суммы сумматора, входы первого элемента И соединены с первым и третьим входами сумматора, входы второго элемента И соединены с вторым и четвертым входами сумматора, входы третьего элемента И соединены с вторым и третьим входами сумматора, входы четвертого элемента И соединены с первым и четвертым входами сумматора , входы п того элемента И соединены с первым и вторым входами сумматора, входы шестого элемента И соединены с третьим и четвертым входами сумматора, выход седьмого элемента И соединен с выходом старшего переноса сумматора, -о тличаю- щ и и с   тем, что, с целью упрощени , сумматор содержит второй сумматор по модулю два, выход которого соединен с выходом младшего переноса сумматора, а входы подключены к выmodule two and seven elements And, and the inputs of the first modulo two are connected to the inputs of the adder one through four, and the output is connected to the output of the sum of the adder, the inputs of the first element And are connected to the first and third inputs of the adder, the inputs of the second element And are connected to the second and the fourth inputs of the adder, the inputs of the third element And are connected to the second and third inputs of the adder, the inputs of the fourth element And are connected to the first and fourth inputs of the adder, the inputs of the fifth element And are connected to the first and second inputs of the total Pa, the inputs of the sixth element I are connected to the third and fourth inputs of the adder, the output of the seventh element I is connected to the output of the higher transfer of the adder, -o it is different, so that, for the purpose of simplification, the adder contains the second modulo two, the output which is connected to the output of the lower transfer of the adder, and the inputs are connected to you

Claims (1)

Формула изобретенияClaim Четырехвходовый одноразрядный сумматор, содержащий первый сумматор по модулю два и семь элементов И, причем входы первого сумматора по модулю два соединены с входами сумматора 5 с первого по четвертый, а выход соединен с выходом суммы сумматора, входы первого элемента И соединены с первым и третьим входами сумматора, входы второго элемента И соединены с вторым и четвертым входами сумматора, входа третьего элемента И соединены с вторым и третьим входами сумматора, входы четвертого элемента И соединены с первым и четвертым входами сумматора, входы пятого элемента И соединены с первым и вторым входами сумматора, входы шестого элемента И соединены с третьим и четвертым входами сумматора, выход седьмого элемента И соединен с выходом старшего переноса сумматора, · о тличающ и й с я тем, что, с целью упрощения, сумматор содержит второй сумматор по модулю два, выход которого соединен с выходом младшего переноса сумматора, а входы подключены к выходам элементов И с первого по шестой, входы седьмого элемента И подключены к выходам пятого и шестого элементов И.A four-input single-bit adder containing the first adder modulo two and seven elements And, and the inputs of the first adder modulo two are connected to the inputs of the adder 5 from the first to the fourth, and the output is connected to the output of the sum of the adder, the inputs of the first element And are connected to the first and third inputs the adder, the inputs of the second element And are connected to the second and fourth inputs of the adder, the input of the third element And are connected to the second and third inputs of the adder, the inputs of the fourth element And are connected to the first and fourth inputs of the adder , the inputs of the fifth element And are connected to the first and second inputs of the adder, the inputs of the sixth element And are connected to the third and fourth inputs of the adder, the output of the seventh element And is connected to the output of the senior transfer of the adder, which means that, in order to simplify , the adder contains a second adder modulo two, the output of which is connected to the output of the lower adder transfer, and the inputs are connected to the outputs of the elements And from the first to the sixth, the inputs of the seventh element And are connected to the outputs of the fifth and sixth elements I. 1Р< 1 P < F F 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 0 а a 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 0 1. 1. 1 1 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 0 0 Ό. Ό. 1 1 1 1 0 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0
SU874306252A 1987-09-14 1987-09-14 Four-input single-bit adder SU1479928A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874306252A SU1479928A1 (en) 1987-09-14 1987-09-14 Four-input single-bit adder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874306252A SU1479928A1 (en) 1987-09-14 1987-09-14 Four-input single-bit adder

Publications (1)

Publication Number Publication Date
SU1479928A1 true SU1479928A1 (en) 1989-05-15

Family

ID=21327841

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874306252A SU1479928A1 (en) 1987-09-14 1987-09-14 Four-input single-bit adder

Country Status (1)

Country Link
SU (1) SU1479928A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1136150, кл. G 06 F 7/50, 1983. Авторское свидетельство СССР № 1228099, кл. G 06 F 7/50, 1984. *

Similar Documents

Publication Publication Date Title
US6469541B2 (en) Exclusive Or/Nor circuit
IL46581A (en) High density multiplier
SU1479928A1 (en) Four-input single-bit adder
EP0157591A3 (en) Full adder circuit using differential transistor pairs
US5250860A (en) Three-level cascode differential current switch
SU1417012A1 (en) Four-input single-digit adder
SU1658145A1 (en) Four-input single-bit adder
SU1730620A1 (en) Multiinput single-digit adder
SU1429108A1 (en) Four-input signle-digit adder
Kobayashi et al. Cyclotomic invariants for links
SU1488787A1 (en) Four-input one-bit adder
US7039667B1 (en) 4-2 compressor
SU1374216A1 (en) Four-input one-digit adder
EP0031528B1 (en) 3-way exclusive or logic circuit
JPH04127556A (en) Semiconductor integrated circuit
SU1381488A1 (en) Modulo 3 adder
SU974588A1 (en) Threshold logic element
SU1401449A1 (en) Switching network
Eggerstedt et al. Minimization of parity-checked fault-secure AND/EXOR networks
US3423577A (en) Full adder stage utilizing dual-threshold logic
SU1751747A1 (en) Modulo three adder
SU894704A1 (en) Injection-type two-digit binary number multiplier
SU1571578A1 (en) Device for counting number of units
JPS52140241A (en) Binary #-digit addition circuit
SU1023661A2 (en) Threshold logic device