SU1748152A1 - Computing device - Google Patents
Computing device Download PDFInfo
- Publication number
- SU1748152A1 SU1748152A1 SU904839480A SU4839480A SU1748152A1 SU 1748152 A1 SU1748152 A1 SU 1748152A1 SU 904839480 A SU904839480 A SU 904839480A SU 4839480 A SU4839480 A SU 4839480A SU 1748152 A1 SU1748152 A1 SU 1748152A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- switch
- operand
- register
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в арифметических устройствах дл реализации множительно-делительных операций, универсальных и специализированных вычислител х . Цель изобретени - расширение области применени устройства за счет выполнени операции вычислени фактери- ала. Устройство содержит регистр сдвига первого операнда 1, вычитающий счетчик 2, регистр результата 3, сумматор по модулю два 4, блок вычислени обратной величины 5, первый коммутатор 7, сумматор 6, генератор тактовых импульсов 8, коммутатор раз- р дов 9, второй коммутатор 10, счетчик разр дов 11, логический элемент И 12. Первый коммутатор 7 и второй коммутатор 10 выбирают режим работы устройства (умножение , деление или вычисление фактериа- ла), результат работы устройства хранитс в регистре результата 3, а знак результата формируетс в сумматоре по модулю два 4. 1 ил. слThe invention relates to computing and can be used in arithmetic devices for implementing multiplying-dividing operations, universal and specialized calculators. The purpose of the invention is to expand the field of application of the device by performing a factor calculation operation. The device contains the shift register of the first operand 1, the subtracting counter 2, the result register 3, the modulo two 4, the computing unit of the reciprocal of the value 5, the first switch 7, the adder 6, the clock generator 8, the switch 9, the second switch 10 , bit counter 11, AND 12 logic element. The first switch 7 and the second switch 10 select the device operation mode (multiplication, division or factor calculation), the result of the device operation is stored in the result register 3, and the result sign is generated in the adder 4. The module of two 1-yl. cl
Description
Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для реализации множительно-делительных операций, универсальных и специализированных вычислителях. обрабатывающих двоичную информацию.The invention relates to computer technology and can be used in arithmetic devices for the implementation of multiple-division operations, universal and specialized calculators. processing binary information.
Известно устройство, содержащее регистры множимого и множителя, блок памяти, блок сравнения, коммутатор, сумматор по модулю два.A device is known that contains multiplier and multiplier registers, a memory unit, a comparison unit, a switch, an adder modulo two.
Недостатками данного устройства являются необходимость определения большего и меньшего из сомножителей в коммутаторе и невозможность выполнения операций деления и фактериала.The disadvantages of this device are the need to determine the larger and smaller of the factors in the switch and the inability to perform division and factorial operations.
Известно также устройство, содержащее регистры делимого и делителя, блок памяти, перемножитель, выходной регистр, блок управления.A device is also known that contains the registers of the dividend and divider, a memory unit, a multiplier, an output register, a control unit.
Недостатками данного устройства являются возможность работы только с нормализованными числами, отсутствие определения знака результата, невозможность выполнения операции умножения и вычислений фактериала.The disadvantages of this device are the ability to work only with normalized numbers, the lack of determining the sign of the result, the inability to perform the multiplication operation and calculating the factorial.
Наиболее близким к изобретению является устройство, содержащее регистр сдвига .первого операнда, регистр второго операнда, регистр результата, сумматор по модулю два, блок памяти, сумматор, блок выбора операции, генератор тактовых импульсов, коммутатор разрядов, где процесс вычисления частного представляет собой операцию умножения значения первого операнда на значение^обратное значению второго операнда.Closest to the invention is a device containing a shift register for the first operand, a register for the second operand, a result register, an adder modulo two, a memory unit, an adder, an operation selection unit, a clock generator, a bit switch, where the quotient calculation process is a multiplication operation values of the first operand by the value ^ inverse to the value of the second operand.
Недостатком данного устройства является невозмсжность вычисления фактериала.The disadvantage of this device is the impossibility of calculating the factorial.
Целью изобретения является расширение области применения за счет выполнения операции вычисления фактериала.The aim of the invention is to expand the scope by performing the operation of calculating the factorial.
Указанная цель достигается тем, что устройство^ содержащее регистр первого операнда, сумматор по модулю два, регистр результата, блок вычисления обратной величины, первый коммутатор, сумматор, генератор тактовых импульсов, коммутатор разрядов, причем выход регистра первого операнда соединен со входом первого слагаемого сумматора, вход второго слагаемого соединен с выходом регистра результата и выходом результата устройства, выход знакового разряда регистра первого операнда соединен с первым входом сумматора по модулю два, выход которого соединен с выходом знакового разряда результата устройства, выход сумматора соединен с информационным входом регистра результата, вход разрешения записи которого соединен с выходом коммутатора разрядов, управляющий вход которого соединен с выходом генератора тактовых импульсов и с входом разрешения сдвига регистра первого операнда, информационный вход коммутатора разрядов соединен с первым выходом первого коммутатора, второй выход которого соединен с входом генератора тактовых импульсов, вход блока вычисления обратной величины соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом блока вычисления обратной величины, первый вход кода операции устройства соединен с управляющим входом первого коммутатора, содержит второй коммутатор, вычитающий счетчик, счетчик разрядов и элемент 14, выход которого соединен с выходом признака конца вычисления устройства, причем вход первого операнда устройства соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом регистра результата, информационный вход регистра первого операнда соединен с выходом второго коммутатора, первый управляющий вход которого соединен со вторым входом кода операции и вычитающим входом вычитающего счетчика, выход знакового разряда которого соединен со вторым входом сумматора по модулю два, первый информационный вход первого коммутатора соединен с информационным выходом вычитающего счетчика, информационный вход которого соединен со входом второго операнда устройства, причем выход конца счета вычитающего счетчика соединен с первым входом элемента И, второй вход которого соединен с выходом счетчика разрядов, тактовым входом вычитающего счетчика и вторым управляющим входом второго коммутатора, выход генератора тактовых импульсов соединен с входом счетчика разрядов.This goal is achieved by the fact that the device contains a register of the first operand, an adder modulo two, a result register, an inverse calculation unit, a first switch, an adder, a clock generator, a discharge switch, and the output of the register of the first operand is connected to the input of the first term of the adder, the input of the second term is connected to the output of the result register and the output of the result of the device, the sign output of the register of the first operand is connected to the first input of the adder modulo two, the output of which connected to the output of the sign discharge of the result of the device, the output of the adder is connected to the information input of the result register, the recording permission input of which is connected to the output of the switch of bits, the control input of which is connected to the output of the clock pulse generator and with the input of the register shift enable of the first operand, the information input of the switch of bits connected to the first output of the first switch, the second output of which is connected to the input of the clock generator, the input of the inverse calculation unit connected to the first information input of the first switch, the second information input of which is connected to the output of the reciprocal calculation unit, the first input of the device operation code is connected to the control input of the first switch, contains a second switch, a subtracting counter, a bit counter and an element 14, the output of which is connected to the output sign of the end of the computing device, and the input of the first operand of the device is connected to the first information input of the second switch, the second information input of which is connected with the output of the result register, the information input of the register of the first operand is connected to the output of the second switch, the first control input of which is connected to the second input of the operation code and the subtracting input of the subtracting counter, the sign digit output of which is connected to the second input of the adder modulo two, the first information input of the first switch connected to the information output of the subtracting counter, the information input of which is connected to the input of the second operand of the device, and the output of the end of the account of the subtracting count the sensor is connected to the first input of the element And, the second input of which is connected to the output of the discharge counter, the clock input of the subtracting counter and the second control input of the second switch, the output of the clock generator is connected to the input of the discharge counter.
Известно устройство для умножения празрядных двоичных чисел, в котором операция умножения реализуется за счет сдвига на соответствующее число разрядов значения множителя, а затем суммирования этих значений. Сдвиг значений множимого осуществляется на параллельных секциях регистров, где для каждого разряда множимого требуется отдельная секция регистров сдвига. Это существенно ограничивает диапазон вычисляемых значений.A device for multiplying binary digits is known, in which the multiplication operation is implemented by shifting the value of the multiplier by the corresponding number of bits, and then summing these values. The shift of the values of the multiplicand is carried out on parallel sections of the registers, where for each category of the multiplicand a separate section of the shift registers is required. This significantly limits the range of calculated values.
В предлагаемом устройстве операция сдвига осуществляется на одном регистре сдвига первого операнда, где каждый последующий сдвиг происходит после суммиIn the proposed device, the shift operation is performed on one shift register of the first operand, where each subsequent shift occurs after the sums
1748152 6 рования очередного сдвинутого значения множимого. Время вычисления результата для η-разрядного множителя равно времени η тактов генератора тактовых импульсов, а время вычисления ΑΙ равно времени, за- 5 траченному на (А— 1) циклов умножения.1748152 6 of the next shifted value of the multiplicable. The time for calculating the result for the η-bit factor is equal to the time η of the clock cycles of the clock generator, and the calculation time ΑΙ is equal to the time spent on (A – 1) multiplication cycles.
На чертеже приведена структурная схема предлагаемого устройства.The drawing shows a structural diagram of the proposed device.
Устройство содержит регистр сдвига первого операнда 1, выход которого соеди- 10 нен с входом первого слагаемого сумматора 6, вход второго слагаемого которого соединен с выходом регистра результата 3 и выходом результата устройства, выход знакового разряда регистра сдвига первого 15 операнда 1 соединен с первым входом сумматора по модулю два 4, выход которого соединен с выходом знакового разряда результата устройства, выход сумматора 6 соединен с информационным входом 20 регистра результата 3, вход разрешения записи которого соединен с выходом коммутатора разрядов 9, управляющий вход которого соединен с выходом генератора тактовых импульсов 8 и с входом разреше- 25 ния сдвига первого операнда 1, информационный вход коммутатора разрядов 9 соединен с первым информационным выходом первого коммутатора 7, второй выход которого соединен с входом генератора так- 30 товых импульсов 8, вход блока вычисления обратной величины 5 соединен с первым информационным входом первого коммутатора 7, второй информационный вход которого соединен с выходом блока вычисления обратной величины 5, первый вход кода операции устройства соединен с управляющим входом первого коммутатора 7, выход логического элемента И-12 соединен с выходом признака конца вычисления устрой- 40 ства, вход первого операнда устройства соединен с первым информационным входом второго коммутатора 10, второй информационный вход которого соединен с выходом регистра результата 3, информаци- 45 онный вход регистра сдвига первого операнда 1 соединен с выходом второго коммутатора 10, первый управляющий вход которого соединен с вторым входом кода операции и вычитающим входом вычитаю- 50 щего счетчика 2, выход знакового разряда которого соединен с вторым входом сумматора по модулю два 4, первый информационный вход первого коммутатора 7 соединен с информационным выходом вы·1 55 читающего счетчика 2, информационный вход которого соединен с входом второго операнда устройства, выход конца счетовычитающего счетчика 2 соединен с первым входом элемента И-12, второй вход которо го соединен с выходом счетчика разрядов 11, тактовым входом вычитающего счетчика 2 и вторым управляющим входом второго коммутатора 10, выход генератора тактовых импульсов 8 соединен со входом счетчика разрядов 11.The device contains a shift register of the first operand 1, the output of which is 10 connected to the input of the first term of the adder 6, the input of the second term of which is connected to the output of the result register 3 and the output of the device, the output of the sign bit of the shift register of the first 15 operand 1 is connected to the first input of the adder modulo two 4, the output of which is connected to the output of the sign discharge of the result of the device, the output of the adder 6 is connected to the information input 20 of the register of result 3, the recording permission input of which is connected to the output bit switch 9, the control input of which is connected to the output of the clock generator 8 and with the input of the resolution enable 25 of the first operand 1, the information input of the bit switch 9 is connected to the first information output of the first switch 7, the second output of which is connected to the generator input pulses 8, the input of the inverse calculation unit 5 is connected to the first information input of the first switch 7, the second information input of which is connected to the output of the inverse calculation unit 5, the first input q the device operation code is connected to the control input of the first switch 7, the output of the I-12 logic element is connected to the output of the sign of the end of the calculation of the device 40, the input of the first operand of the device is connected to the first information input of the second switch 10, the second information input of which is connected to the register output result 3, the information input 45 of the shift register of the first operand 1 is connected to the output of the second switch 10, the first control input of which is connected to the second input of the operation code and subtracting input subtract a 50 counter 2, the sign discharge of which is connected to the second input of the adder modulo two 4, the first information input of the first switch 7 is connected to the information output of the output counter 1 · 55 of the counter 2, the information input of which is connected to the input of the second device operand, the output the end of the counter-subtracting counter 2 is connected to the first input of the And-12 element, the second input of which is connected to the output of the digit counter 11, the clock input of the subtracting counter 2 and the second control input of the second switch 10, the output of the generator clock pulses 8 is connected to the input of the counter bits 11.
Устройство работает следующим образом.The device operates as follows.
На второй вход кода операции второго коммутатора 10 поступает логический сигнал “1 - вычисления фактериала или сигнал ”0 - операция умножения или деления в зависимости от выбранного режима работы устройства.The second input of the operation code of the second switch 10 receives a logical signal “1 - factorial calculation or signal” 0 - the operation of multiplication or division, depending on the selected mode of operation of the device.
Если устройство работает в режиме умножения или деления, тогда первый операнд через второй коммутатор 2 устанавливается на входе регистра сдвига первого операнда 1 и записывается в него, а второй операнд записывается в вычитающий счетчик 2, причем старшие разряды операндов в двоичном коде поступают на входы сумматора по модулю два 4. Значение второго операнда за искл'ючением старшего разряда поступает на вход блока вычисления обратной величины 5 и первого коммутатора 7.If the device operates in the multiplication or division mode, then the first operand through the second switch 2 is installed at the input of the shift register of the first operand 1 and written to it, and the second operand is written to the subtracting counter 2, and the most significant bits of the operands in binary code are fed to the inputs of the adder by module two 4. The value of the second operand, with the exception of the highest order, is fed to the input of the reciprocal of the calculation unit 5 and the first switch 7.
В блоке вычисления обратной величины 5 информация хранится в видеIn the inverse calculation unit 5, information is stored as
п. 1 · 1 1 01 οττι-· сн ’ где Ci........Сп*значения второго'операнда‘в системе 8-4-2-1,n. 1 · 1 1 01 οττι- · sn 'where Ci ........ Cn * values of the second' operand 'in the system 8-4-2-1,
Значение операнда Сп на адресных входах блока вычисления обратной величины 5 является адресом, по которому хранится значение,обратное значению операнда Сп.The value of the operand Cn at the address inputs of the inverse calculation unit 5 is the address at which the value inverse to the value of the operand Cn is stored.
Значение второго операнда из вычитающего счетчика 2 и значение, обратное значению второго операнда, из блока вычисления обратной величины 5 поступают на информационные входы первого коммутатора 7. Первый коммутатор 7 осуществляет коммутацию входных значений по сигналу, поступающему на первый вход кода операции, примем значение, устанавливаемое на выходе первого коммутатора 7; умножается на значение первого операнда. Следовательно, если на выходе первого коммутатора 7 будет установлено значение второго операнда, то результат, получаемый на выходе устройства, будет являться произведением первого и второго операндов; если же на выходе первого коммутатора 7 будет установлено значение, обратное значению второго операнда, то результат, получаемый на выходе устройст7 на, будет являться частным от деления первого операнда на второй.The value of the second operand from the subtracting counter 2 and the value inverse to the value of the second operand are fed from the inverse calculation unit 5 to the information inputs of the first switch 7. The first switch 7 commutes the input values by the signal received at the first input of the operation code, we accept the value set at the output of the first switch 7 ; multiplied by the value of the first operand. Therefore, if the value of the second operand is set at the output of the first switch 7, the result obtained at the output of the device will be the product of the first and second operands; if, at the output of the first switch 7, a value opposite to the value of the second operand is set, then the result obtained at the output of device7 by will be private from dividing the first operand by the second.
Операция умножения значения первого операнда на значение, устанавливаемое на выходе первого коммутатора 7, осуществляется следующим образом.The operation of multiplying the value of the first operand by the value set at the output of the first switch 7 is as follows.
Одновременно с установлением коммутируемого значения на выходе первого коммутатора 7 в нем формируется сигнал управления, разрешающий работу генератора тактовых импульсов 8, который осуществляет по каждому такту сдвиг регистра первого операнда 1; коммутатор разрядов 9 опрашивает выход первого коммутатора 7: за один такт-один разряд, и при наличии логической единицы в разряде производится запись в регистр результата 3 информации с сумматора 6. После завершения опроса всех разрядов вычисление автоматически завершается, и результат находится в регистре результата 3. Знаковый разряд результата формируется на выходе сумматора по модулю два 4.Simultaneously with the establishment of the switched value at the output of the first switch 7, a control signal is generated in it, allowing the operation of the clock pulse generator 8, which performs a shift of the register of the first operand 1 for each clock; the discharge switch 9 polls the output of the first switch 7: for one clock cycle, and if there is a logical unit in the discharge, information from the adder 6 is written to the result register 3. After the completion of the poll of all the bits, the calculation is automatically completed and the result is in the result register 3 A significant digit of the result is formed at the output of the adder modulo two 4.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904839480A SU1748152A1 (en) | 1990-06-15 | 1990-06-15 | Computing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904839480A SU1748152A1 (en) | 1990-06-15 | 1990-06-15 | Computing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1748152A1 true SU1748152A1 (en) | 1992-07-15 |
Family
ID=21521074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU904839480A SU1748152A1 (en) | 1990-06-15 | 1990-06-15 | Computing device |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1748152A1 (en) |
-
1990
- 1990-06-15 SU SU904839480A patent/SU1748152A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 987621, кл, G 06 F 7/52, 1981. Авторское свидетельство СССР № 1672440,кл. G 06 F 7/52,1989. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0976027B1 (en) | ARITHMETIC PROCESSOR combining finite field arithmetic and modular integer arithmetic | |
| US6026421A (en) | Apparatus for multiprecision integer arithmetic | |
| US4110832A (en) | Carry save adder | |
| US6009450A (en) | Finite field inverse circuit | |
| US3641331A (en) | Apparatus for performing arithmetic operations on numbers using a multiple generating and storage technique | |
| US3036770A (en) | Error detecting system for a digital computer | |
| SU1748152A1 (en) | Computing device | |
| SU742933A1 (en) | Device for dividing n-digit decimal numbers | |
| SU268753A1 (en) | DEVICE FOR PROCESSING INFORMATION | |
| SU807282A1 (en) | Device for dividing n-digit decimal numbers | |
| US3624375A (en) | Binary coded decimal to binary conversion apparatus | |
| JP3394052B2 (en) | Multi-precision calculation method and multi-precision calculation device | |
| JP2654062B2 (en) | Information processing device | |
| SU1290303A1 (en) | Device for dividing decimal numbers | |
| SU817702A1 (en) | Number multiplying device | |
| SU1119006A1 (en) | Device for dividing numbers | |
| SU469969A1 (en) | The control unit of the multiplication of binary decimal numbers | |
| SU419891A1 (en) | ARITHMETIC DEVICE IN THE SYSTEM OF RESIDUAL CLASSES | |
| SU987620A1 (en) | Serial multiplying device | |
| SU560229A1 (en) | Device for calculating elementary functions | |
| SU1614018A1 (en) | Multiplication device | |
| SU734683A1 (en) | Device for multiplying n-digit numbers | |
| SU1658147A1 (en) | Multiplier | |
| SU752335A1 (en) | Multiplying device | |
| SU885994A1 (en) | Computing device |