SU1743005A1 - Система передачи бинарных сообщений - Google Patents

Abstract

Сущность изобретени : система содержит на передающей стороне источник 1 сообщений , инвертор 2, два интегратора 3 и 6, блок 4 выделени  фронтов импульсов, сумматор 5, дискретизатор 7, канал 8 св з.и, на приемной стороне: три, запоминающих блоков 9, 10 и 16, три компаратора 11,13 и 18, блок. 12 выделени  абсолютного значени  сигнала, мультиплексор 14, генератор 15 синхроимпульсов, интегратор 17, сумматор 19, инвертор 20, сумматор 19, инвертор 20, приемник 21 соотношений. 1-3-5-7-8-9- 10-11-13-14-21,1-4-3,1-2-6-5,4-6,15-9- 11-14, 9-12-19-18-20-14, 15-17-16-19. 15-16, 17-18-14. 15-10. Зил.

Description

в)

I I I

г)

д)

е)

т

1

J

т

п

L

Claims (1)

1. 35 . Формула изобретения

   Система передачи бинарных сообщений, содержащая на передающей стороне источник сообщений и дискретизатор, вы40 ход которого соединен с входом канала связи, а на приемной стороне - приемник сообщений, отличаю щ а я с я тем, что, с целью повышения точности передачи, введены на передающей стороне инвертор, два интегратора, сумматор и блок выделения фронтов импульсов, причем выход источника сообщений соединен с входами первого интегратора, инвертора и блока выделения фронтов импульсов, выход которого соединен с управляющими входами первого и второго интеграторов, выходы которых соединены с входами сумматора, выход которого соединен с входом дискретизатора, выход инвертора соединен с входом второго интегратора, а на приемной стороне - генератор синхроимпульсов, интегратор, три запоминающих блока, три компаратора, блок выделения абсолютного значения сигнала, сумматор, инвертор и мультиплексор, причем выход канала связи соединен с входом *· ’

   5 1743005 6 первого запоминающего блока, первый выход которого соединен с входом второго запоминающего блока, а второй выход - с входом блока выделения абсолютного значения сигнала и входом первого компаратора, выход второго запоминающего блока соединен с входом второго компаратора, выходы второго и первого компараторов соединены с первым и вторым управляющими входами мультиплексора соответственно, выход генератора синхроимпульсов соединен с управляющими входами первого, второго и третьего запоминающих блоков и интегратора, выход которого соединен с входом третьего запоминающего блока и первым входом третьего запоминающего блока и первым входом третьего компаратора, выход третьего запоминающего блока 5 соединен с первым входом сумматора, второй вход которого соединен с выходом блока выделения абсолютного значения . сигнала, а выход- с вторым входом третьего компаратора, выход которого соединен с I0 входом инвертора и первым входом мультиплексора, выход инвертора соединен с вторым входом мультиплексора, выход которого соединен с входом приемника сообщений.