SU174207A1

SU174207A1 - METHOD OF CORRECTION OF MULTIPLE PACKAGES OF ERRORS

Info

Publication number: SU174207A1
Application number: SU817197A
Authority: SU
Original assignee: О. В. Попов

Description

Известные способы исправлени многократных пакетов ошибок с помощью блочных линейных кодов в системах без обратной св зи основаны непосредственно на опознании синдрома (разности по модулю основани кода набора принимаемых проверочных сигналов и набора проверочных сигналов, вычисленных по принимаемым информационным сигналам ) и требуют предварительного выделени из большого числа сочетаний ошибок, соответсхвуюш ,их каждому значению синдрома, лишь одного сочетани , наиболее веро тного.Known methods for correcting multiple error packets using block linear codes in systems without feedback are based directly on identifying the syndrome (differences modulo the base of the code of the set of received check signals and the set of check signals calculated from the received information signals) and require preliminary selection from a large number of combinations of errors, corresponding to each value of the syndrome, only one combination, the most likely.

В силу изменчивости статистики ошибок во многих реальных каналах передачи цифровой информации, например, в телефонных, такие способы не обеспечивают высокой достоверности передачи.Due to the variability of error statistics in many real channels of transmitting digital information, for example, in telephone, such methods do not provide high reliability of transmission.

В олИСываемом способе исправление многократных пакетов ошибок достигаетс двум ступен ми за счет использовани двойной серии проверочных сигналов и осуществлени исправлени ошибок путем комбинировани проверок на обнаружение ошибок и восстановлени первоначально переданной информации .In the OLED, a method of correcting multiple error packets is achieved in two steps by using a double series of test signals and performing error correction by combining error detection checks and restoring the originally transmitted information.

Перва сери проверочных сигналов контролирует отдельные участки (р д смежных элементов) кодовой комбинации, а втора - элементы различных участков, рассто ние между которыми равно длине участка. Проверку на обнаружение ошибок осуществл ют по участкам комбинации с помощью первой серии проверочных сигналов (путем нахождени синдромов кода первой ступени). Участки с обнаруженными ошибками (дл которых синдром отличен от нул ) стирают. После стирани с помощью второй серии проверочных сигналов замен ют каждый стертый информационный сигнал линейной комбинацией по модулю основани кода нестертых сигналов, вход щих в то же проверочное соотношение кода второй ступени.The first series of test signals controls individual sections (a series of adjacent elements) of a code combination, and the second - elements of various sections, the distance between which is equal to the length of the section. A check for error detection is carried out across sections of the combination using the first series of check signals (by finding the first stage code syndromes). Areas with detected errors (for which the syndrome is different from zero) are erased. After erasing with the help of the second series of verification signals, each erased information signal is replaced with a linear combination modulo the base of a code of non-erased signals entering the same verification ratio of the second-stage code.

Такой способ исправлени ощибок обеспечивает низкую веро тность необнаруженнойThis method of error correction ensures a low probability of undetected

ошибки при передаче по реальным каналам с переменной статистикой .пакетов ошибок, так как алгоритмы проверок на обнаружение ошибок и исправлени стираний не завис т от статистики ошибок, а введение избыточности кода на первой ступени обеспечивает обнаружение подавл ющей части сочетаний ощибок при любой их статистике.errors during transmission over real channels with variable statistics. Error packets, since the algorithms for checking for error detection and correction of erasures do not depend on the error statistics, and the introduction of code redundancy in the first stage ensures the detection of the overwhelming part of error combinations for any of their statistics.

Предлагаемый способ по сн етс чертежами: на фиг. 1 изображена диаграмма построени кода; на фиг. 2 - вариант кодирующего устройства; на фиг. 3 - вариант декодирующего устройства. тех случа х, когда число стертых участков меньше числа стираний, исправл емых кодом второй ступени, значение каждого информационного сигнала определ ют из нескольких (или из всех возможных) проверочных соотношений кода второй ступени и полученные значени сравнивают между собой. При их расхождении путем подсчета чисел различных значений обнаруживают или исправл ют те сочетани ошибок, которые не были обнаружены кодом первой ступени. Кодова комбинаци длины п разбиваетс иа Л участков длины , первые из которых () вл ютс информационными , а последние R N-к - проверочными. На Первых к позици х информационных участков ,f размещают информационные сигналы, а на последних г позици х - проверочные сигналы (заштриховано), представл ющие собой линейные комбинации по модулю основани кода информационных сигналов данного участка. Метод линейного комбинировани (код первой ступени) во всех участках одинаков. На всех позици х проверочных участков C/c4i -ьСд размещают проверочные сигналы (заштриховано), образу их путем линейного комбинировани по модулю основани кода сигналов первых к участков, расположенных на тех же позици х . Способ комбинировани (код второй ступени) дл всех позиций одного участка также одинаков. При этом последние г проверочных сигналов в проверочных участках оказываютс такими же линейными комбинаци ми первых к. сигналов этих участков, как и в информационных участках. Информационные сигналы, источник которых подключен (непосредственно или через буферное устройство) к зажиму /, поступают к группами по к сигналов в каждой с интервалами , равными времени поступлени г сигналов. Через распределитель 2 и переключатель 3 они подаютс на выходной зажим 4, подключенный ко входу дискретного канала и одновременно на проверочный регистр 5, в котором образуетс перва сери проверочных сигналов (проверочные сигналы каждого участка). После поступлени к сигнала каждой из /с групп переключатель 3 подключаетс к выходу проверочного регистра 5 и на зажим 4 поступают г проверочных сигналов соответствующего участка. Кроме того, кажда из к групп информационных сигналов через распределитель 6 поступает в одно из к запоминающих устройств 7. После подачи последней группы информационные сигналы, зарегистрированные в устройствах 7, считывают на систему 5 сумматоров (по модулю основани кода), в которой осуществл етс линейное комбинирование информационных позиций информационных участков (образование второй серии проверочных сигналов дл первых к, позиций проверочных участков). Считывание осуществл ют R раз. При этом распределитель 2 поочередно подключает проверочный регистр 5 и переключатель 3 к одному из R выходов системы 5, чем и обеспечиваетс подача в канал сигналов проверочных участков (последние г позиций сигналов проверочных участков образуютс в регистре 5). При последнем считывании ключи 9 размыкаютс , обеспечива освобождение запоминающих устройств 7. При декодировании последовательность .принимаемых сигналов, поступающих с выхода дискретного канала на входной зажим 10 декодирующего устройства (фиг. 3), подают на входной распределитель // и проверочный регистр 12, аналогичный проверочному регистру 5 кодирующего устройства. Первые к сигналов каждого из Л участков гюдают на соответствующее запоминающее устройство 13 и на регистр 12, а последние г сигналов - только на регистр 12. В этом регистре образуютс проверочные сигналы по принимаемым информационным и происходит их вычитание по модулю основани кода из принимаемых проверочных сигналов. После приема последнего п-го сигнала каждого участка регистр 12 содержит синдром этого участка. Сразу после его образовани синдром анализируетс анализатором 14. При наличии ненулевого сигнала хот бы на одной из г позиций синдрома с выхода анализатора 14 на вход регистра стираний 75 поступает ненулевой сигнал, а при отсутствии ненулевых сигналов-нулевой. По окончании анализа регистр 12 очищаетс . К моменту окончани приема всей комбинации каждое из Л устройств 13 содержит первые к сигналов соответствующих участков , а на выходах анализатора 14 и () чеек регистра 15 содержитс Л сигналов, указывающих наличие или отсутствие обнаруженных ошибок в соответствующих участках . По окончании приема комбинации сигналы , зарегистрированные в устройствах 13, синхронно считываютс на систему 16 сумматоров по модулю основани кода. Таким образом, за каждый такт на систему 16 поступают сигналы всех участков, расположенные на одной и той же позиции., т. е. контролируемые одной комбинацией кода торой ступени. В соответствии с проверочными соотношеи ми этого кода в системе 16 дл каждого з к информационных участков создаетс есколько или все возможные линейные коминации сигналов остальных участков, даюие значение сигнала данного участка. Эти линейные комбинации, а также непоредственно сам сигнал данного информаионного участка с выходов системы 6 поаютс на решающее устройство 17 соответтвующего информационного участка. При том линейные комбинации, в которые вхо5 д т сигналы участков с обнаруженными ошибками, а также сигнал данного участка, если в нем обнаружены ошибки, блокируютс за счет подачи ненулевых сигналов с регистра 15 стираний. Каждое из решаюш,их5 устройств 17 в зависимости от значений сигналов , ноступаюш,их на его входы с выходов системы 16, и от сочетани сигналов стирани , поступающих с регистра 15, выдает ли-. бо декодированный информационный сигналЮ на запоминающее буферное устройство 18, либо сигнал ошибки на регистратор ошибок 19. Если с регистра /5 поступают только нулевые , а с системы 16 - только одинако-15 вые сигналы, то устройство 17 выдает декодированный сигнал. Если все сигналы, поступающие с системы 16, блокированы ненулевыми сигналами с системы 15, то устройство 17 выдает сигнал20 ошибки. Решение в остальных случа х зависит от использовани кода второй ступени. Если последний, помимо исправлени стираний , используетс только дл дополнительной проверки на обнаружение ошибок,25 то во всех случа х, когда незаблокированные сигналы, поступающие с системы 16, неодинаковы, устройство 17 выдает сигнал ошибки. Если код второй ступени используетс также и дл исправлени ощибок, то30 сигнал стирани выдаетс лишь при таких сочетани х значений сигналов, поступаюших с системы 16 и регистра 15, которые соответствуют сочетани м ошибок или ошибок и стираний, неисправл емых кодом второй сту-35 пени. Рассмотрим, например, случай, когда на второй ступени применен двоичный код Хэмминга с минимальным рассто нием и в системе 16 по каждой из четырех информационных позиций образуютс все восемь40 возможных линейных комбинаций (включа сам сигнал данной позиции). Тогда декодирование кода второй ступени с исправлением ошибок в том случае, когда код первой Ступени обнаружил ошибки не более, чем в45 одном участке, осуществл ют по мажоритарному принципу. При этом сигнал ошибки выдаетс устройством 17, во-первых, во всех случа х, когда числа различных сигналов, поступающих от системы 16 (незаблокиро-50 ванных сигналами с регистра 15 одинако6 вы, и, во-вторых, при любом различии этих сигналов, если на первой ступени ошибки обнаружены более, чем в одном участке (случай обнаруживаемых, но неисправл емых ошибок). После считывани всех к сигналов запоминающие устройства 13 освобождаютс , а запоминаюш,ие устройства 18 содержат декодированные информационные сигналы соответствующих участков либо на всех, либо на части позиций. В последнем случае регистратор ошибок 19 содержит ненулевые сигналы, Зарегистрированные в устройствах 18 сигналы через выходной распределитель 20 подаютс на выходной зажим 21. При цаличии ненулевых сигналов в регистраторе ошибок 19, клапан 22 отключает распределитель 20 от выходного зажима 21 и на последний вместо декодированных сигналов подаютс сигналы стирани от генератора 23. В зависимости от поставленного требовапи сигналы стирапи при наличии неисправл емых ощибок могут выдаватьс либо по всем информационным позици м данной комбинации, либо, при невозможности воестановить некоторые участки, только вместо этих участков, Предмет изобретени 1. Способ исправлени многократных пакетов ошибок с помощью блочных линейных кодов с двойной серией проверочных сигналов , отличающийс тем, что, с целью повышеии достоверности передачи информации, производ т проверку ца обнаружение ошибок по отдельным участкам и стирание участков с обнаруженными ошибками с помощью первой серии проверочных сигналов, а стертые участки восстанавливают с помощью второй серии этих сигналов по модулю основани кода. 2. Прием осуществлени способа но п. 1, отличающийс тем, что значение информационного элемента определ ют из иескольких проверочных соотношений с помошью второй серии проверочных сигналов и на основе сравнени полученных значений вы вл ют и исправл ют ошибки, которые не были обнаружены первой серией проверочных сигналов.The proposed method is illustrated in the drawings: FIG. 1 shows a plot of the code; in fig. 2 - variant of the encoder; in fig. 3 is a variant of a decoding device. In cases where the number of erased sections is less than the number of erasures corrected by the second stage code, the value of each information signal is determined from several (or all of the possible) test ratios of the second stage code and the values obtained are compared with each other. If they diverge by counting the numbers of different values, they detect or correct those combinations of errors that were not detected by the first stage code. The code combination of the length n is broken into aa L sections of length, the first of which () are informational, and the last R N – K - test. At the First to the positions of information sections, f, information signals are placed, and at the last пози positions, test signals (shaded), which are linear combinations modulo the base of the code of information signals of this section. The linear combination method (first stage code) is the same in all areas. At all positions of the C / c4i-Cd test areas, test signals are placed (hatched), forming them by linearly modulating the base of the code of the signals of the first to the sections located at the same positions. The combination method (code of the second stage) is also the same for all positions in one section. At the same time, the last r test signals in the test sites are the same linear combinations of the first K. signals of these sites, as in the information sites. Information signals, the source of which is connected (directly or through a buffer device) to the terminal I, are transmitted to groups of signals to each at intervals equal to the time of arrival of signals g. Through the distributor 2 and the switch 3, they are fed to an output terminal 4 connected to the input of the discrete channel and simultaneously to the check register 5, in which the first series of check signals (test signals of each segment) are formed. After the signal from each of the / s groups is received, the switch 3 is connected to the output of the check register 5 and the clamp 4 receives the check signals of the corresponding section. In addition, each of the groups of information signals through the distributor 6 enters one of the storage devices 7. After the last group, the information signals registered in the devices 7 are read into the system 5 of adders (modulo the base of the code), in which the linear combining the information positions of the information sections (the formation of the second series of verification signals for the first k, the positions of the verification sections). The reading is carried out R times. In this case, the distributor 2 alternately connects the test register 5 and the switch 3 to one of the R outputs of the system 5, which ensures that the signals of the test sites are supplied to the channel (the last r positions of the signals of the test sites are formed in register 5). During the last reading, the keys 9 are opened, ensuring the release of the storage devices 7. When decoding, the sequence of received signals from the output of the discrete channel to the input terminal 10 of the decoding device (Fig. 3) is fed to the input distributor // and the check register 12, similar to the check register 5 encoder. The first k signals of each of the L sections are written to the corresponding storage device 13 and to the register 12, and the last r signals only to the register 12. In this register, check signals are received from the received information signals and they are subtracted modulo the base of the code from the received check signals. After receiving the last n-th signal of each section, register 12 contains the syndrome of this section. Immediately after its formation, the syndrome is analyzed by the analyzer 14. In the presence of a non-zero signal, at least one of the positions of the syndrome from the output of the analyzer 14 to the input of the erase register 75 receives a non-zero signal, and in the absence of non-zero signals-zero. At the end of the analysis, register 12 is cleared. By the end of the reception of the entire combination, each of the L devices 13 contains the first signals to the corresponding sections, and at the outputs of the analyzer 14 and () the cells of the register 15 contain L signals indicating the presence or absence of detected errors in the corresponding sections. At the end of the combination reception, the signals registered in the devices 13 are synchronously read to the system 16 of the modulo-based adders. Thus, for each clock cycle, the system 16 receives signals from all sections that are located at the same position, i.e., controlled by one combination of the code of the second stage. In accordance with the test ratios of this code, in system 16, for each C to information section, several or all possible linear combinations of signals from other sections are created, giving the value of the signal from this section. These linear combinations, as well as the signal of this information section itself, from the outputs of system 6 are transmitted to the resolver 17 of the corresponding information section. Moreover, linear combinations in which signals of sections with detected errors are included, as well as the signal of this section, if errors are detected in it, are blocked by supplying non-zero signals from the erase register 15. Each of the decisive, their 5 devices 17, depending on the values of the signals, does not arrive, their inputs from the outputs of the system 16, and from the combination of erase signals coming from the register 15, gives out whether -. either the decoded information signal is sent to the memory buffer 18, or the error signal to the error recorder 19. If only zero signals come from the register / 5, and only 15 signals from the system 16, then the device 17 outputs the decoded signal. If all signals received from system 16 are blocked by non-zero signals from system 15, then device 17 generates an error signal 20. The solution in the remaining cases depends on the use of the second stage code. If the latter, in addition to erasing correction, is used only for additional checking for error detection, 25 then in all cases when the unblocked signals from system 16 are unequal, device 17 generates an error signal. If the second stage code is also used to correct faults, then the erase signal is issued only with such combinations of signal values received from system 16 and register 15, which correspond to combinations of errors or erasures erasable, which are faulty with the second stu-35 code. Consider, for example, the case when a binary Hamming code with a minimum distance is applied at the second stage and in system 16, for each of the four information positions, all eight40 possible linear combinations are formed (including the signal of this position itself). Then the decoding of the second stage code with error correction in the case when the code of the first stage detected errors in no more than 45 single sections was carried out according to the majority principle. In this case, the error signal is generated by the device 17, firstly, in all cases when the numbers of different signals coming from system 16 (the unlocked signals from register 15 are the same, and, secondly, for any difference between these signals, if in the first stage errors are detected in more than one segment (a case of detectable but uncorrectable errors). After reading all the signals to the memory, the memory 13 is released, and the memory 18 also contains the decoded information signals of the corresponding sections or all x, or to parts of the positions. In the latter case, the error recorder 19 contains non-zero signals. Signals recorded in the devices 18 are outputted via the output distributor 20 to the output terminal 21. With non-zero signals in the error recorder 19, the valve 22 disconnects the distributor 20 from the output terminal 21 and to the latter, instead of decoded signals, erase signals are sent from generator 23. Depending on the demand set, the erase signals in the presence of malfunctioning errors can be issued or all information the positions of this combination, or, if it is impossible to reestablish some sections, only instead of these sections, the subject of the invention 1. A method for correcting multiple error packets using block linear codes with a double series of test signals, characterized in that, in order to increase the reliability of information transfer , checking for error detection on individual sections and erasing sections with detected errors using the first series of verification signals, and erased sections are restored using the second Series of these signals on the module base code. 2. Acceptance of the method of claim 1, characterized in that the value of the information element is determined from several verification ratios with the help of the second series of verification signals and, based on a comparison of the obtained values, reveal and correct errors that were not detected by the first series of verification signals.