SU1735866A1 - Multiprocessing process - Google Patents
Multiprocessing process Download PDFInfo
- Publication number
- SU1735866A1 SU1735866A1 SU894770173A SU4770173A SU1735866A1 SU 1735866 A1 SU1735866 A1 SU 1735866A1 SU 894770173 A SU894770173 A SU 894770173A SU 4770173 A SU4770173 A SU 4770173A SU 1735866 A1 SU1735866 A1 SU 1735866A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- elements
- channels
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в отказоустойчивых многопроцессорных системах дл распределени задач между процессорами. Целью изобретени вл етс повышение надежт ности за счет организации параллельного функционировани произвольных пар исправных процессоров. Поставленна цель достигаетс тем, что многопроцессорна система содержит блок 1 регистров , блок 2 приоритета, коммуThe invention relates to computing and can be used in fault-tolerant multiprocessor systems for distributing tasks among processors. The aim of the invention is to increase reliability by organizing parallel operation of arbitrary pairs of healthy processors. The goal is achieved by the fact that a multiprocessor system contains a block of 1 registers, a block of 2 priority, comm
Description
Изобретение относитс к вычисли- тельной технике и может быть использовано в отказоустойчивых многопроцессорных системах дл распределени задач между процессорами.The invention relates to computing technology and can be used in fault-tolerant multiprocessor systems for distributing tasks between processors.
Известно устройство, содержащее процессоры, регистр готовности процессоров , блок элементов И, первую и вторую группы элементов ИЛИ, блок регистров, первую, вторую и третью группы элементов И, первый, второй и третий элементы ИЛИ, элемент И f . Недостатком этого устройства вл етс большой объем оборудовани . Наиболее близким по технической сущности к предлагаемой системе вл етс устройство дл распределени заданий процессорам, содержащее блок регистров, блок элементов ИЛИ, элемент ИЛИ, элемент И-НЕ, элемент И п каналов, в каждом канале первый и второй триггеры, первый и второй блоки элементов И, первый и второй элементы И, элемент ИЛИ-НЕ, коммутатор , элемент сравнени , регистр, третий - восьмой элементы И, первый и второй элементы ИЛИ и одновиб- ратор A device containing processors, the processor readiness register, the block of AND elements, the first and second groups of OR elements, the register block, the first, second and third groups of AND elements, the first, second and third OR elements, and the f element are known. The disadvantage of this device is a large amount of equipment. The closest in technical essence to the proposed system is a device for assigning tasks to processors, comprising a block of registers, a block of elements OR, an element of OR, an element of AND-NOT, an element of And n channels, in each channel the first and second triggers, the first and second blocks of elements And, the first and second elements are AND, the OR element is NOT, the switch, the comparison element, the register, the third is the eighth AND element, the first and second OR elements, and the one-oscillator
Недостатком этого устройства вл етс низка эффективность использовани оборудовани , котора заключаетс в том, что при отказе одного из процессоров канала из конфигурации выводитс целый канал., , хот в канале содержитс еще один исправный процессор. Таким образом, исправный процессор не зан т производительной работой до тех пор, пока отказавший в данном канале процессорA disadvantage of this device is the low utilization efficiency of the equipment, which consists in the fact that if one of the channel processors fails, a whole channel is output from the configuration, although there is another healthy processor in the channel. Thus, a healthy processor is not engaged in productive work until the processor that failed in this channel
00
5five
не будет восстановлен. В то же вре- . м в системе может быть другой канал с аналогичной ситуаций, Два исправных процессора из двух кана- 5 лов, выведенных из конфигурации, могли бы составить работоспособную пару, однако в данном устройстве это не реализуетс . Вследствие этого при по влении отказов процессоров снижаетс производительность системы. Низка надежность функционировани известного устройства объ сн етс тем, что отказ каждого процессора ведет за собой вывод из конфигурации системы еще одного исправного процессора. Таким образом, если в каждом канале устройства откажут по одному процессору, то устройство переходит в состо ние полного отказа , хот в нем есть исправные процессоры . Это приводит к высокой веро тности отказа устройства в целом.will not be restored. At the same time. There may be another channel in the system with similar situations. Two serviceable processors of two channels 5 that were derived from the configuration could constitute a workable pair, however this is not implemented in this device. As a result, when processor failures occur, system performance decreases. The low reliability of the operation of the known device is due to the fact that the failure of each processor leads to the withdrawal from the system configuration of another healthy processor. Thus, if in each channel the devices fail by one processor, then the device goes into a state of complete failure, although it has healthy processors. This leads to a high probability of failure of the device as a whole.
Целью изобретени вл етс повышение надежности за счет организации параллельного функционировани произвольных пар исправных процессоров .The aim of the invention is to increase reliability due to the organization of parallel functioning of arbitrary pairs of healthy processors.
В предлагаемой системе исключена жестка разбивка процессоров на пары . При поступлении задачи на обслуживание ей выдел ютс два любых свободных процессора системы. ЛЙ того, чтобы в последствии определить какие из процессоров решали одну и- ту же задачу, в каналы процессоров записываетс код решаемой задачи. По окончании решени задачи в процессорах через общий коммутатор системы выдаютс код результата решени иThe proposed system eliminates the rigid breakdown of processors into pairs. When a service task arrives, it is allocated two any free system processors. In order to determine which of the processors solved the same task later, the code of the problem to be solved is recorded in the processor channels. At the end of the task, processors receive a decision result code through the common system switchboard.
SS
код задачи одного из процессоров. Эти коды поступают дл сравнени во все.каналы. Если в каком-либо из каналов совпал код результата решени с тем, который выдаетс через коммутатор , то считаетс , что задача решена правильно, так как веро тность выдачи процессорами одного кода в разные задачи пренебрежимо мала. В этом случае процессоры возвращаютс в исходное состо ние. Если выдаваемый через коммутатор код результата решени задачи не совпал ни с одним из кодов, выдаваемых другими процессорами, то считаетс , что задача не решена. В этом случае на основе результатов сравнени кодов задач определ етс пара процессоров,task code of one of the processors. These codes are provided for comparison in all channels. If in any of the channels the decision result code coincides with that which is issued via the switch, then the problem is considered to be solved correctly, since the probability that the processors issue the same code to different tasks is negligible. In this case, the processors return to their original state. If the problem result code issued by the switch does not match any of the codes issued by other processors, it is considered that the task is not solved. In this case, based on the results of comparing task codes, a pair of processors is determined,
котора решала эту задачу, после чего к этой паре подключаетс еще один процессор, который не зан т обслужи- ванием, и задача поступает на повторное решение. После повторного решени задачи по мажоритарному принципу два из трех определ етс правиль- ный результат решени задачи и отказавший процессор. Отказавший процессор выводитс из конфигурации системы , а два других процессора перевод тс в исходное состо ние, после чего они готовы к решению новых задач .which solved this problem, after which another pair is connected to this pair, which is not occupied by the service, and the task arrives at the second solution. After re-solving the problem according to the majority principle, two out of three determine the correct result of solving the problem and the failed processor. The failed processor is removed from the system configuration, and the other two processors are reset, and then they are ready for new tasks.
На фиг.1 приведена функциональна схема предлагаемой системы , на фиг.2- функциональна схема блока регистPOBJ на фиг.З - функциональна схема блока приоритета.Figure 1 shows the functional diagram of the proposed system; in Figure 2, the functional diagram of the register register POBJ in FIG. 3 is the functional diagram of the priority block.
Многопроцессорна система содержит блок 1 регистров, блок 2 приоритета , второй 3 и первый 4 коммутато- ры, выходы 5..п блока приоритета 2, второй 6, третий 7, первый 8 и четвертый 9 пороговые элементы, эле мент И 10, элементы И-НЕ 11, выходыA multiprocessor system contains block 1 of registers, block 2 of priority, second 3 and first 4 switches, outputs 5..p of priority block 2, second 6, third 7, first 8 and fourth 9 threshold elements, And 10 element, And elements - NOT 11, outputs
10ten
5five
2020
второй одновибратор 33.К, первый 34.К, четвертый 35.К, третий Зб.К и второй 37.К управл ющие входы п цессора 40.К, информационные вход 38.К и выход 39.К процессора 40.К процессор 40. К, информационные вх 41 и выход 42 блока 1 регистров, равл ющий выход 43 и третий управ ющий вход 44 блока 1 регистров, в 45 синхронизации, в каждом канале системы содержитс первый 46.К од вибратор, первый 47,К и второй 48 информационные выходы каналов.the second one-shot 33.K, the first 34.K, the fourth 35.K, the third Zb.K and the second 37.K control inputs of the processor 40.K, information input 38.K and output 39.K processor 40.K processor 40 K, information input 41 and output 42 of block 1 of registers, equal to output 43 and the third control input 44 of block 1 of registers, 45 synchronization, each channel of the system contains the first 46. To one vibrator, first 47, K and second 48 information output channels.
Блок 1 регистров (фиг. 2) соде жит М каналов 49.1-49.М и в каждо К-ом канале (К 1, 2, 3,..., М) гистр 50,К, блок 51.К элементов И синхровход 52.К регистра 50,К, эл менты ИЛИ 53. К и 54. К, элемент И 55.К, а также триггер 56, элемент И 57 и 58, элемент 59 задержки, элемент И 60 и элемент ИЛИ 61.Block 1 of registers (Fig. 2) contains M channels 49.1-49.M and in each K-th channel (K 1, 2, 3, ..., M) gistr 50, K, block 51.K elements And synchronous input 52.K register 50, K, elements OR 53. K and 54. K, the element And 55.K, as well as the trigger 56, the element And 57 and 58, the element 59 delay, the element And 60 and the element OR 61.
Блок 2 Приоритета (фиг. 3) содUnit 2 Priority (fig. 3) soda
,е жит п -каналов и в каждом К-м (К ) канале триггеры 62.К и 63. элементы И 64.К, элемент ИЛИ 65.К а также элемент И 66 и одновибратор 67., it lives p-channels and in each Km (K) channel triggers 62. К and 63. elements И 64.К, element OR 65.К as well as element И 66 and one-shot 67.
Система работает следующим обр зом.The system works as follows.
В начальном состо нии блок 1 р гистров не содержит информации. Н выходах 12.1-12.п блока 2 приорит тов присутствуют нулевые сигналы.In the initial state, the unit 1 registrar contains no information. On outputs 12.1-12. In unit 2 of priority, zero signals are present.
35 В каждом К-м (К ) канале 15. регистры 16.К, 17.К и триггер 19. наход тс в нулевом состо нии, про цессор 40.К находитс в исходном состо нии и работоспособен. Так ка в регистрах 16.1-16,К - нулева ин формаци , то на выходе 14 мажоритарного элемента 8 присутствует ед ничный сигнал. Нулевой сигнал с вы хода элемента И 10 подключает к вы35 In each KM (K) channel 15. Registers 16.K, 17.K and trigger 19. are in the zero state, processor 40. K is in the initial state and is operational. Since in registers 16.1-16, K is null information, then at output 14 of the majority element 8 there is a single signal. The zero signal from the output of the element And 10 connects to you
30thirty
4040
12.1-12,п блока 2 приоритета, вход 13 45 ду коммутатора 4 выход 42 блока 112.1-12, n block 2 priority, input 13 45 do switch 4 output 42 block 1
признака свободного канала и вход 14 признака свободной пары каналов блока 1 регистров, каналы 15..ri и в каждом канале 15.К (К 1-п) первый 16.К и второй регистры, второй элемент ИЛИ 18.К, триггер 19.К, первый 20.К и второй 21.К элементы сравнени , первый 22.К, шестой 23.К, п тый 24.К, седьмой 25.К, третий 26«К и второй 27.К элементы И, блок 28,К элементов И, первый элемент ИЛИ 29.К, четвертый элемент И 30.К, третий 31.К и четвертый 32.К элементы ИЛИ, .a sign of a free channel and input 14 of a sign of a free pair of channels of block 1 registers, channels 15..ri and in each channel 15.K (K 1-p) first 16.K and second registers, second element OR 18.K, trigger 19. K, the first 20. K and the second 21. K elements of the comparison, the first 22. K, the sixth 23. K, the fifth 24. K, the seventh 25. K, the third 26 "K and the second 27. K elements And, block 28, To the elements And, the first element OR 29.K, the fourth element And 30.K, the third 31.K and the fourth 32.K the elements OR,.
регистров.registers.
Задачи поступают на вход 41 бло 1 регистров. Все поступившие в сис тему задачи фиксируютс в блоке 1Tasks are received at the input of 41 blocks of 1 registers. All tasks entered into the system are recorded in block 1.
50 регистров. Если в системе есть св бодные процессоры, о чем свидетель ствует единичный сигнал с выхода 1 порогового элемента 8, то задачи в даютс из блока 1 регистров дл ра50 registers. If there are free processors in the system, as evidenced by a single signal from the output 1 of the threshold element 8, then tasks in are given from block 1 of the registers for
55 пределени . Дл того, чтобы кажда задача поступила дл решени в два процессора, в системе предусмотрен две схемы приоритетов. Одна из них55 limits. In order for each task to arrive in two processors, the system has two priority schemes. One of them
00
5five
00
второй одновибратор 33.К, первый- 34.К, четвертый 35.К, третий Зб.К и второй 37.К управл ющие входы про цессора 40.К, информационные вход 38.К и выход 39.К процессора 40.К, процессор 40. К, информационные вход 41 и выход 42 блока 1 регистров, управл ющий выход 43 и третий управл ющий вход 44 блока 1 регистров, вход 45 синхронизации, в каждом канале системы содержитс первый 46.К одно- вибратор, первый 47,К и второй 48.К информационные выходы каналов.the second one-shot 33.K, the first 34.K, the fourth 35.K, the third Zb.K and the second 37.K control inputs of the processor 40.K, informational input 38.K and output 39.K of the processor 40.K, processor 40. K, information input 41 and output 42 of register 1, control output 43 and third control input 44 of register 1, synchronization input 45, each channel of the system contains the first 46. To a single vibrator, first 47, K and the second 48.K informational outputs of the channels.
Блок 1 регистров (фиг. 2) содержит М каналов 49.1-49.М и в каждом К-ом канале (К 1, 2, 3,..., М) регистр 50,К, блок 51.К элементов ИЛИ, синхровход 52.К регистра 50,К, элементы ИЛИ 53. К и 54. К, элемент И 55.К, а также триггер 56, элементы И 57 и 58, элемент 59 задержки, элемент И 60 и элемент ИЛИ 61.Block 1 of registers (Fig. 2) contains M channels 49.1-49.M and in each K-th channel (K 1, 2, 3, ..., M) register 50, K, block 51. To the elements OR, synchronous input 52.K register 50, K, elements OR 53. K and 54. K, element And 55.K, as well as trigger 56, elements And 57 and 58, element 59 delay, element And 60 and element OR 61.
Блок 2 Приоритета (фиг. 3) содере жит п -каналов и в каждом К-м (К ) канале триггеры 62.К и 63.Ку элементы И 64.К, элемент ИЛИ 65.К, а также элемент И 66 и одновибратор 67.Block 2 of the Priority (Fig. 3) contains p-channels and in each Km (K) channel triggers 62.K and 63.Ku elements AND 64.K, element OR 65.K, as well as element AND 66 and the one-shot 67.
Система работает следующим образом .The system works as follows.
В начальном состо нии блок 1 регистров не содержит информации. На выходах 12.1-12.п блока 2 приоритетов присутствуют нулевые сигналы.In the initial state, block 1 of the registers contains no information. At outputs 12.1-12. N block 2 priorities there are zero signals.
5 В каждом К-м (К ) канале 15.К регистры 16.К, 17.К и триггер 19.К наход тс в нулевом состо нии, процессор 40.К находитс в исходном состо нии и работоспособен. Так как в регистрах 16.1-16,К - нулева информаци , то на выходе 14 мажоритарного элемента 8 присутствует единичный сигнал. Нулевой сигнал с выхода элемента И 10 подключает к выхо05 In each KM (K) channel 15.K, registers 16.K, 17.K and trigger 19.K are in the zero state, processor 40.K is in the initial state and is operational. Since in registers 16.1-16, K is zero information, then at output 14 of the majority element 8 there is a single signal. The zero signal from the output of the element And 10 connects to the output0
00
регистров.registers.
Задачи поступают на вход 41 блока 1 регистров. Все поступившие в систему задачи фиксируютс в блоке 1Tasks arrive at input 41 of block 1 of registers. All tasks entered into the system are recorded in block 1.
регистров. Если в системе есть свободные процессоры, о чем свидетельствует единичный сигнал с выхода 14 порогового элемента 8, то задачи выдаютс из блока 1 регистров дл распределени . Дл того, чтобы кажда задача поступила дл решени в два процессора, в системе предусмотрены две схемы приоритетов. Одна из них,registers. If there are free processors in the system, as evidenced by a single signal from the output 14 of the threshold element 8, the tasks are issued from block 1 of the registers for distribution. In order for each task to arrive in two processors, the system has two priority schemes. One of them,
образованна элементами И 22,1-22.п, выбирает первый свободный процессор, начина с процессора с меньшим лор д ковым номером, а друга , образованна элементами И 23.1 - 23«пг выбирает -первый свободный процессор, намина с процессора с большим пор дковым номером, Таким образом, задача, поступивша первой в систему решаетс в первом 40.1 и последнем 40.п процессорах. Если до окончани ее решени поступит втора задача, то она решаетс во втором АО.2 и предпоследнем 40,п-1 процессорах. В случае , если к моменту поступлени очередной задачи процессор 40.1 свободен , а процессор 40.п зан т обслуживанием задачи или находитс в неработоспособном состо нии, то очередна задача поступает дл решени в процессор 40.1 и первый свободный процессор, расположенный после процессора 40,п в сторону уменьшени пор дковых номеров процессоров. Таким образом, использование двух приоритетных схем, одна из которых выбирает свободный процессор сверху, а втора - снизу, позвол ет обеспечить поступление каждой задачи дл решени одновременно в два процессора . Если в системе нет свободной пары процессоров, то на выходе t4 мажоритарного элемента 8 имеетс нулевой сигнал, который запрещает блоку 1 регистров выдавать задачи. В этом случае задачи, поступающие на вход 41, фиксируютс в блоке 1 регистров и ожидают освобождени процессоров.formed by elements And 22.1-22.p, chooses the first free processor, starting with a processor with a lower lore number, and a friend formed by elements And 23.1 - 23 "pg chooses the first free processor, namin from a processor with a large order Thus, the problem that arrives first in the system is solved in the first 40.1 and the last 40.c processors. If the second problem arrives before the end of its solution, then it is solved in the second AO.2 and the penultimate 40, n-1 processors. If by the time the next task arrives, the processor 40.1 is free and the processor 40.p is busy servicing the task or is in an unhealthy state, then the next task goes to the processor 40.1 and the first free processor located after the processor 40, nc the decreasing order of processor numbers. Thus, the use of two priority schemes, one of which selects a free processor from the top, and the second from the bottom, allows each task to be delivered simultaneously to two processors. If there is no free pair of processors in the system, then at the output of t4 of the majority element 8 there is a zero signal, which prohibits block 1 of registers from issuing tasks. In this case, the tasks arriving at input 41 are fixed in block 1 of the registers and await the release of the processors.
Задача поступает в процессоры дл решени следующим образом. Пусть схема приоритета на элементах И 22.1- 22.п определила первый свободный процессор сверху 40.К, а схема приоритета на элементах И 23. определила свободный процессор снизу 40.М (К м). При наличии в блоке 1 регистров задачи она поступает с выхода 42 через коммутатор 4 на информационные входы всех блоков элементо И 28.1-28.П, После этого на выходе 4 блока.1 регистров по вл етс импульсный сигнал, который проходит через элементы И 22,К и И23.М, Далее этот1 сигнал, пройд «ерез соответствующие элементы ИЛИ .п, открывает блоки элементов И 28.К и 28.М Код задачи с выходов 36.К и 38.М блоков элементов И 28,К и 28.М соответст5The task enters the processors to solve as follows. Let the priority scheme on the elements And 22.1-22.n define the first free processor on top 40.K, and the priority scheme on the elements 23. And determine the free processor on the bottom 40.M (K m). If there are task registers in block 1, it goes from output 42 through switch 4 to the information inputs of all the elements of element 28.1-28.P. Then, at output 4 of block 1 of registers, a pulse signal appears that passes through elements 22 K and I23.M, Further, this1 signal, having passed through the corresponding elements OR., Opens the blocks of the AND 28.K and 28.M elements of the task code from outputs 36.K and 38.M of the blocks of the elements 28 and K and 28. M corresponds5
венно поступает в процессоры 40.К и 40.М, а также на информационные входы регистров 16.К и 16.М. По заднему фронту сигналов с выходов элементов ИЛИ 29.К и 29.М происходит запись кода задачи в соответствующие регистры 16.К и 16.М и прием кода задачи в процессоры 40.К и 40.М. На It enters the 40.K and 40.M processors, as well as the information inputs of the registers 16.K and 16.M. On the falling edge of the signals from the outputs of the OR 29.K and 29.M elements, the task code is written into the corresponding registers 16.K and 16.M and the task code is received into the 40.K and 40.M processors. On
Q выходах элементов ИЛИ 18.К и 18.М по вл ютс единичные сигналы, которые свидетельствуют о том, что соот- ветствующие процессоры 40.К и 40.М зан ты обслуживанием задачи. The Q outputs of the OR 18.K and 18.M elements appear as single signals, which indicate that the corresponding processors 40.K and 40.M. are busy with task maintenance.
Далее происходит процесс решени задачи- в процессорах.Next comes the process of solving the problem in processors.
После того, как процессоры решат задачу, они выставл ют код результата ее решени на соответствующих выAfter the processors solve the problem, they set the result code of its solution on the corresponding ones.
0 ходах 39«К и 39.М. Работа процессоров0 moves 39 "K and 39.M. CPU operation
40.1-40.ti синхронизируетс теми же , импульсами, что и работа системы, поэтому дл нормальной работы системы необходимо, чтобы процессоры выста40.1-40.ti is synchronized with the same pulses as the system operation, therefore for normal system operation it is necessary that the processors
5 вили код результатов решени в паузах между импульсами с входов 45, а снимали после того, как получат сигнал о том, что код прин т (поступит на соответствующий вход 37..п),5 entered the code of the decision results in the pauses between the pulses from the inputs 45, and removed after they received a signal that the code was received (sent to the corresponding input 37.p),
л Кроме того, два процессора, решающие одну задачу, выдают коды результата решени задачи в пределах одного такта импульсов с входа 45.l In addition, two processors that solve one problem, issue codes of the result of solving the problem within one clock cycle from input 45.
После того,как коды результатов решени задачи запишутс в регист$ ры 17.К и 17.М, по вл ютс единичные сигналы на выходах элементов ИЛИ 31,К и 31.М, которые через элементы И 27.К, 27.М поступают в блок 2 приоритетов в качестве запросов на под0 ключение к выходу коммутатора 3. Блок 2 приоритетов анализирует запросы , поступающие от всех каналов, и подключает информационные выходы самого приоритетного канала (с мень5 шим пор дковым номером) к выходу коммутатора 3. Таким образом, если нет запросов от каналов 15..K-1, к выходу коммутатора 3 подключатс выходы регистров 16.К и 17.К канала 15.К, Код с выхода регистра 16.К поступает на соответствующие входи/ блоков 20.1-20.П сравнени всех каналов , а код с выхода регистра 17.К г на соответствующие входы блоков 21.1- 21.п сравнени всех каналов.After the problem result codes are written to registers 17.K and 17.M, single signals appear at the outputs of the elements OR 31, K and 31.M, which through the elements AND 27.K, 27.M arrive to priority block 2, as requests to connect to the switch 3 output. Priority block 2 analyzes requests from all channels and connects the information outputs of the priority channel itself (with a smaller sequence number) to switch 3 output. Thus, if no requests from channels 15..K-1, output is connected to the output of switch 3 Registers 16.K and 17.K of channel 15.K, Code from register output 16.K are fed to corresponding inputs / blocks 20.1–20. Comparisons of all channels, and code from register output 17.K g to corresponding inputs of blocks 21.1 - 21.n comparison of all channels.
OO
5five
v Далее возможна два режима работы системы: процессоры правильно решили задачу и выдали совпадающие кодыv Further, two modes of system operation are possible: the processors correctly solved the problem and issued matching codes
10ten
результатов ее решени ; процессоры выдали разные коды результатов решени -задачи , т.е. один из процессоров (или оба процессора) в результате решени задачи отказал или дал сбой.the results of her decision; The processors produced different decision result codes, i.e. One of the processors (or both processors) failed as a result of the problem solving or failed.
Если процессоры АО.К, АО.М выдали совпадающие коды результатов решени (режим l), то на выходах блоков 20.К, 21.К и 20.М, 21.М сравнени по вл ютс единичные сигналы. Эти сигналы совместно с единичным CHI- налом с выхода мажоритарного элемента 9 открывают элементы И 25.К и 25.М дл прохода импульса с входа А 5 Очередной импульс с входа А5 проходит через открытые элементы И 25.К, 25.М и своим задним фронтом запускает одновибраторы 33.К и 33.М.Импульсы с выходов одновибраторов 33„К, 33.М устанавливают соответствующие регистры 16.К, 17.К и 16.М, 17.М в нулевое состо ние, после чего на выходах элементов ИЛИ 1Р.К, 18.М по вл ютс нулевые сигналы, свидетель- 25 ствующие о том, что процессоры АО.К и АО.М свободные и готовы прин ть очередную задачу дл решени .If the AO.K., AO.M processors issued coinciding decision result codes (mode l), then at the outputs of blocks 20.K, 21.K and 20.M. 21.M comparison, single signals appear. These signals, together with a single CHI-cash from the output of the majority element 9, open elements 25.A and 25.M for the passage of a pulse from input A 5. Another impulse from input A5 passes through the open elements AND 25.K, 25.M and its rear the front starts the one-shot 33.K and 33.M. The pulses from the outputs of one-shot 33 "K, 33.M set the corresponding registers 16.K, 17.K and 16.M, 17.M to zero state, and then at the outputs of the elements OR 1P.K. 18.M. zero signals appear, indicating that the AO.K and AO.M processors are free and ready to receive an essay dnuyu problem to solve.
Абонент принимает кол задачи и код результата ее решени с выходов А7.К, А7.М и А8,К, А8.М соответственно по переднему фронту импульса с выходов 35.К и 35.М.The subscriber accepts the task count and the result code for solving it from outputs A7.K, A7.M and A8, K, A8.M, respectively, on the leading edge of the pulse from outputs 35.K and 35.M.
Если процессоры АО.К и АО.М выдали несовпадающие коды результатовIf the processors AO.K and AO.M issued non-coincident result codes
ИЛИ 29.К, 29.М. Импульс с входа А5 проходит также через открытый элемент И 22,1, Далее аналогично описанному происходит запись кода нерешенной задачи из регистра 16.К в процессоры АО.К, АО.М, А0.1. Повторно задача решаетс в трех процессорах.OR 29.K, 29.M. The impulse from the A5 input also passes through the open element I 22.1, Then, similarly to the described, the unsolved problem code is written from the register 16.K to the AO.K, AO.M, A0.1 processors. The task is solved again in three processors.
Рассмотрим, как будет решатьс система после того, как процессоры АО,К, АО.М , АО.1 закончили решать задачу.Consider how the system will be solved after the AO, K, AO.M, AO.1 processors have finished solving the problem.
Возможны три исхода решени задачи и соответствующие им три режима . работы системы: все процессоры выдали одинаковый код результата решени задачи (в этом случае считаетс , что один из процессоров АО.К, АО.М при первом решении задачи дал 2о сбой), один из процессоров выдает код результатов решени , совпадающий с двум другими; все три процессора выдали различные коды результатов решени задачи.There are three possible outcomes of solving the problem and the corresponding three modes. system operation: all processors gave the same result code for solving the problem (in this case it is considered that one of the processors AO.K, AO.M at the first solution of the problem gave 2o failure), one of the processors issues a solution result code that matches the other two; All three processors produced different result codes.
30thirty
В первом случае система работает аналогично первому режиму, когда при первичном решении задачи процессоры выдают совпадающие коды результатов решени задачи,In the first case, the system works in the same way as the first mode, when, during the initial solution of the problem, the processors issue matching results codes for solving the problem,
В втором случае возможны два варианта: на выход коммутатора 3 выдаетс код результата, полученный исправным процессором (А)} на выход коммутатора 3 выдаетс код результарешени задачи (режим и), то при на- 35 та, полученный неисправным (отказавшим ) процессором (Б),In the second case, two options are possible: the output code of the switch 3 is given a result code obtained by the healthy processor (A)} the output of the switch 3 is given the result result code of the task (mode and), then at 35 the one received by the failed (failed) processor (B ),
В случае А (допустим отказал процессор АО.К, а через коммутатор 3 выдаютс коды из канала 15.i) в каналах 40 15.1 и 15.М открыты элементы И 25.1 и 25.М соответственно, а в канале 15.К на выходе элемента И 26.К имеетс единичный сигнал. Этот сигнал через элемент ИЛИ 32.К поступает наIn case A (suppose, for example, the processor AO.K failed, and through switch 3, codes from channel 15.i are issued) on channel 40 15.1 and 15.M elements AND 25.1 and 25.M are opened, respectively, and channel 15.K at the element output And 26.K there is a single signal. This signal through the element OR 32.K arrives at
единичный сигнал блокирует схему при- 45 вход установки в единицу триггера оритета, образованную элементами И 19,К. Очередной синхроимпульс с входа А5 проходит через открытые элеличии единичного сигнала с выхода элемента И-КЕ 11, который свидетельствует о том, что в системе есть хоть один свободный процессор, открываютс элементы И 2А.К, 2А.М дл прохода импульса с входа А5. На выходе элемента И 10 имеетс единичный сигнал, так как коды результатов решени задачи не сравнились. ЭтотA single signal blocks the circuit when the input of the installation into the priority trigger unit formed by the elements I 19, K is received. The next sync pulse from the A5 input passes through the open electric signals of a single signal from the output of the I-KE 11 element, which indicates that there is at least one free processor in the system, and elements 2А.К., 2АМ are opened to pass the impulse from the A5 input. At the output of the element And 10 there is a single signal, since the codes for the results of solving the problem were not compared. This
23.1-23.ri, В системе работает только приоритетна схема, образованна элементами И 22,1-22,п, котора выбирает один из свободных процессоров (допустим, процессор АО.1). Кроме того, единичный сигнал с выхода элемента И 10 запрещает блоку 1 регистров выдавать код задачи через коммутатор А и разрешает проход кода задачи с выхода регистра 16.К. Очередной синхроимпульс с входа А5 проходит через открытые элементы И 2А.К, 2А.М на входы соответствующих элементов23.1-23.ri, In the system, only the priority scheme, formed by elements AND 22.1-22, p, which selects one of the free processors (say, processor AO.1), works. In addition, a single signal from the output of the element And 10 prohibits the block 1 registers to issue a task code through the switch A and allows the passage of the task code from the output of the register 16.K. The next sync pulse from A5 input passes through open elements AND 2A.K, 2A.M to the inputs of the corresponding elements.
менты И 25,1, 25.М на установку каналов 15,1, 15.М в исходное состо 50 ние, потому что задача решена. Этот же импульс своим задним фронтом устанавливает триггер 19.К в единичное состо ние, фиксиру тем самым отказ процессора АО.К.cops And 25.1, 25.M to install channels 15.1, 15.M in the initial state 50, because the problem is solved. The same impetus with its falling edge sets the trigger 19.K into a single state, thereby fixing the failure of the AO.K processor.
55 В случае Б (допустим, что отказал процессор АО.К и его же коды выдаютс с выхода коммутатора 3) из трех каналов 15.1, 15. К и 15.М только в канале 15.К открыт элемент И55 In case B (suppose that the processor AO failed. And its codes are issued from the output of switch 3) from three channels 15.1, 15. K and 15. M only in channel 15. To the element I
00
5 five
ИЛИ 29.К, 29.М. Импульс с входа А5 проходит также через открытый элемент И 22,1, Далее аналогично описанному происходит запись кода нерешенной задачи из регистра 16.К в процессоры АО.К, АО.М, А0.1. Повторно задача решаетс в трех процессорах.OR 29.K, 29.M. The impulse from the A5 input also passes through the open element I 22.1, Then, similarly to the described, the unsolved problem code is written from the register 16.K to the AO.K, AO.M, A0.1 processors. The task is solved again in three processors.
Рассмотрим, как будет решатьс система после того, как процессоры АО,К, АО.М , АО.1 закончили решать задачу.Consider how the system will be solved after the AO, K, AO.M, AO.1 processors have finished solving the problem.
Возможны три исхода решени задачи и соответствующие им три режима работы системы: все процессоры выдали одинаковый код результата решени задачи (в этом случае считаетс , что один из процессоров АО.К, АО.М при первом решении задачи дал сбой), один из процессоров выдает код результатов решени , совпадающий с двум другими; все три процессора выдали различные коды результатов решени задачи.There are three possible outcomes of solving the problem and the corresponding three modes of system operation: all processors gave the same result code to solve the problem (in this case it is considered that one of the processors AO.K, AO.M at the first solution of the problem failed), one of the processors issues decision result code that matches the other two; All three processors produced different result codes.
В первом случае система работает аналогично первому режиму, когда при первичном решении задачи процессоры выдают совпадающие коды результатов решени задачи,In the first case, the system works in the same way as the first mode, when, during the initial solution of the problem, the processors issue matching results codes for solving the problem,
В втором случае возможны два варианта: на выход коммутатора 3 выдаетс код результата, полученный исправным процессором (А)} на выход коммутатора 3 выдаетс код результаменты И 25,1, 25.М на установку каналов 15,1, 15.М в исходное состо ние , потому что задача решена. Этот же импульс своим задним фронтом устанавливает триггер 19.К в единичное состо ние, фиксиру тем самым отказ процессора АО.К.In the second case, two options are possible: the output code of the switch 3 is given a result code obtained by the healthy processor (A)} the output of the switch 3 is given the result code AND 25.1, 25.M to install the channels 15.1, 15.M to their original state because the problem is solved. The same impetus with its falling edge sets the trigger 19.K into a single state, thereby fixing the failure of the AO.K processor.
В случае Б (допустим, что отказал процессор АО.К и его же коды выдаютс с выхода коммутатора 3) из трех каналов 15.1, 15. К и 15.М только в канале 15.К открыт элемент ИIn case B (suppose that the processor AO failed. And its codes are issued from the output of switch 3) of the three channels 15.1, 15. K and 15.M only in channel 15. K is open
30.К. Единичный сигнал с выхода это го элемента через элемент ИЛИ 32.К. поступает на установочный вход триггера 19.К, По очередному импульсу с входа этот триггер переводитс в единичное состо ние. Нулевой сигнал с его выхода блокирует прохождение сигнала запроса с выхода элемента И 27. К в блок 2 приоритета.30.K. A single signal from the output of this element through the element OR 32.К. enters the setup input of the trigger 19.K. By the next pulse from the input, this trigger is switched to the one state. The zero signal from its output blocks the passage of the request signal from the output of the And 27. K element to the priority block 2.
В дальнейшем блок 2 приоритета подключает к выходу коммутатора 3 канал 15.1 или 15.М и так же, как в описанных случа х, происходит установка каналов в исходное состо ние,Subsequently, the priority block 2 connects to the switch 3 output channel 15.1 or 15.M and, just as in the cases described, the channels are reset to the initial state,
В третьем случае все три процессора выдают различные коды результата решени задачи, следовательно , код результата решени задачи, выданный любым из них, не совпадает с двум другими. Как и в случае Б в канале, который первым из трех выдает код результата через коммутатор 3, фиксируетс отказ, К двум другим каналам, аналогично описанному алгоритму , подключаетс еще один процессор , и задача снова поступает на ре- шение в три процессора.In the third case, all three processors issue different result codes of the problem, therefore, the result code of the problem solution, issued by any of them, does not coincide with the other two. As in case B, the channel that first gives out the result code via switch 3 records a failure. Another two processors are connected to the other two channels, similarly to the described algorithm, and the task again goes to the solution of three processors.
Последний режим мало веро тен, так как он соответствует случаю одновременного отказа двух процессоров из трех.The latter mode is not likely, since it corresponds to the case of simultaneous failure of two processors out of three.
о р м у л аabout rmu l and
изобретени the invention
Многопроцессорна система,содержаща первый и второй коммутаторы, элемент И, блок регистров, элемент И-НЈ N каналов обработки, каждый канал содержит два регистра, процессор , триггер, элемент сравнени , группу элементов И, шесть элементов И, два элемента ИЛИ, одновибра- тор, причем информационный вход системы подключен к информационному вхо- 45 элементов И своего канала, к пр мымA multiprocessor system containing the first and second switches, the AND element, the block of registers, the AND-HЈ element of the N processing channels, each channel contains two registers, a processor, a trigger, a comparison element, a group of AND elements, six AND elements, two OR elements, one-shot a torus, with the information input of the system connected to the information input of 45 elements AND of its channel, to the direct
ду блока регистров, выход которого подключен к первому информационному входу первого коммутатора, выход которого поразр дно подключен к первым входам элементов И группы всех каналов , в i-м канале (г - 1,..., N) выходы элементов И группы подключены к информационным входам процессора и первого регистра, выход которого подключен к первому информационному входу i-й группы входов второго , коммутатора,выход которого подключен к вторым информационным входам первого коммутатора,в i-м канале информационвходам первых элементов И j-x () каналов и к пр мым входам шестых элементов И К-х () каналов, в каждом i-м канале выход шестого элеDU block registers, the output of which is connected to the first information input of the first switch, the output of which is bitwise connected to the first inputs of the elements AND groups of all channels, in the i-th channel (r - 1, ..., N) outputs of the elements AND groups are connected to information inputs of the processor and the first register, the output of which is connected to the first information input of the i-th group of inputs of the second, the switch, the output of which is connected to the second information inputs of the first switch, in the i-th channel information inputs of the first elements And jx () channels and m inputs of the sixth elements And Kx () channels in each i-th channel output of the sixth ele
50 мента И подключен к второму входу первого элемента ИЛИ, выход которого подключен к синхровходу первого регистра и к входу разрешени процессора , выход второго регистра по55 разр дно подключен к входам третьего элемента ИЛИ, выход которого под ключен к управл ющему входу второго регистра, к вторым входам второго и п того элементов И, к первому входу50 cops AND connected to the second input of the first element OR, the output of which is connected to the synchronous input of the first register and to the input of the processor resolution, the output of the second register 55 is connected to the inputs of the third element OR, whose output is connected to the control input of the second register, to the second the inputs of the second and fifth elements And, to the first input
5five
ныи выход процессора подключен к одноименным входам второго регистра, выход первого элемента И подключен к первому входу первого элемента ИЛИ, выход которого подключен к вторым входам элементов И группы, выход элемента И-НЕ системы подключен к входу признака свободного канала блока регистров, в i-м канале инверсный выход триггера подключен к первому входу второго элемента И, выход второго регистра подключен к первому входу первого элемента сравнени , выход которого подключен к инверсному входу третьего и первому пр мому входу четвертого элемента отличающа с тем, что, с целью повышени надежности за счет организации параллельного функционировани произвольных пар исправных процессоров, в систему введены четыре пороговых элемента, блок приоритета , а в каждый i-й канал обраg . ботки элемент И, элемент сравнени , одновибратор, два элемента ИЛИ, причем в каждом i-м канале выход первого регистра поразр дно подключен к входам второго элемента ИЛИ, выход которого подключен к i-му инверсному входу первого порогового элемента и i-му входу элемента И-НЕ, выход первого порогового элемента подключен к входу признака свободной пары каналов блока регистров, выходNow the processor output is connected to the same inputs of the second register, the output of the first element AND is connected to the first input of the first element OR whose output is connected to the second inputs of AND elements of the group, the output of the AND-NE element of the system is connected to the input of the sign of the free channel of the block of registers in i- The inverse output of the trigger is connected to the first input of the second element, And the output of the second register is connected to the first input of the first comparison element, the output of which is connected to the inverse input of the third and the first direct input. In order to increase reliability due to the organization of parallel functioning of arbitrary pairs of healthy processors, four threshold elements, a priority block, and an i-th channel are entered into the system in order to increase reliability. And, a comparison element, a one-shot, two OR elements, and in each i-th channel the output of the first register is bitwise connected to the inputs of the second OR element, the output of which is connected to the i-th inverse input of the first threshold element and the i-th element input NAND, the output of the first threshold element is connected to the input of the sign of a free pair of channels of the block of registers, the output
5 элемента И-НЕ подключен к первому пр мому входу элемента И, выход которого подключен к первым входам п тых элементов И всех каналов, к инверсным входам шестых элементов И всех каналов, к управл ющему входу первого коммутатора и к входу запрета блока регистров, в i-м канале выход второго элемента ИЛИ подключен к инверсным входам первого и шестого5 elements are NOT connected to the first direct input of the element I, the output of which is connected to the first inputs of the fifth elements AND of all channels, to the inverse inputs of the sixth elements AND of all channels, to the control input of the first switch and to the input of the prohibition of the register block, The i-th channel output of the second element OR is connected to the inverse inputs of the first and sixth
00
00
входам первых элементов И j-x () каналов и к пр мым входам шестых элементов И К-х () каналов, в каждом i-м канале выход шестого элемента И подключен к второму входу первого элемента ИЛИ, выход которого подключен к синхровходу первого регистра и к входу разрешени процессора , выход второго регистра поразр дно подключен к входам третьего элемента ИЛИ, выход которого подключен к управл ющему входу второго регистра, к вторым входам второго и п того элементов И, к первому входуthe inputs of the first elements AND jx () channels and to the direct inputs of the sixth elements AND Kx () channels, in each i-th channel the output of the sixth element AND is connected to the second input of the first element OR, the output of which is connected to the synchronous input of the first register and the processor resolution input, the output of the second register is bitwise connected to the inputs of the third OR element, the output of which is connected to the control input of the second register, to the second inputs of the second and fifth AND elements, to the first input
седьмого элемента И, к входу сброса процессора, выход первого регистра подключен к первым входам второго элемента сравнени , выход которого подключен к вторым входам третьего, четвертого и седьмого элементов И, к третьему входу п того элемента И, к i-м входам второго и третьего пороговых элементов, в каждом i-м канале выход второго элемента сравнени подключен к третьему входу седьмого элемента И и к j-му входу четвертого порогового элемента, выход которого подключен к инверсному входу элемента И, к четвертым входам седьмых элементов И всех каналов, к второму пр мому входу третьего и инверсному входу четвертого элементов И всех каналов, выход второго порогового элемента подключен к третьим пр мым входам третьих и четвертых элементов tH всех каналов, выходы которых под- ключены к первому и второму входам четвертого элемента ИЛИ своего канала , в каждом i-м канале выход четвертого элемента ИЛИ подключен к установочному входу триггера, инверсный выход которого подключен к разрешающим входам первого и второго элементов сравнени , выход третьего порогового элемента подключен к третьему входу элемента И,в i-м ка0the seventh element And, to the reset input of the processor, the output of the first register is connected to the first inputs of the second comparison element, the output of which is connected to the second inputs of the third, fourth and seventh elements And, to the third input of the fifth element And, to the i-th inputs of the second and third threshold elements, in each i-th channel, the output of the second comparison element is connected to the third input of the seventh And element and to the jth input of the fourth threshold element, the output of which is connected to the inverse input of the And element, to the fourth inputs of the seventh And elements x channels, to the second direct input of the third and inverse inputs of the fourth elements and all channels, the output of the second threshold element is connected to the third direct inputs of the third and fourth elements tH of all channels whose outputs are connected to the first and second inputs of the fourth element OR channel, in each i-th channel, the output of the fourth element OR is connected to the setup input of the trigger, the inverse output of which is connected to the enable inputs of the first and second comparison elements, the output of the third threshold element n to the third input element And, in the i-th ka0
5five
00
SS
00
нале выход п того элемента И через первый одновибратор подключен к первому входу сброса второго регистра, второму входу сброса процессора и к третьему входу первого элемента ИЛИ, выход седьмого элемента И через второй одновибратор подключен к второму входу сброса второго регистра, к входу сброса первого регистра и к третьему входу сброса процессора, перва группа выходов второго коммутатора подключена к вторым входам первых элементов сравнени всех каналов, втора группа выходов вто- рого коммутатора подключена к вторым входам вторых элементов сравнени всех каналов, вход синхронизации системы подключен к одноименным входам регистров и приоритета, синхровхо- дам вторых регистров всех каналов, четвертым и п тым входам п тых и седьмых элементов И всех каналов, синхровходам триггеров всех каналов, синхровходам процессоров всех каналов , в i-м канале выходы вторых элет ментов И подключены к i-м входам блока приоритета, i-e выходы которого подключены к i-м управл ющим входам второго коммутатора, в i-м канале выход второго регистра подключен к второму входу i-й группы входов второго коммутатораThe output of the first element And through the first one-shot is connected to the first reset input of the second register, the second processor reset input and to the third input of the first element OR, the output of the seventh element And through the second one-shot is connected to the second reset input of the second register, to the reset input of the first register and to the third input of the processor reset, the first group of outputs of the second switch is connected to the second inputs of the first elements of the comparison of all channels, the second group of outputs of the second switch is connected to the second inputs of the second elements of comparison of all channels, the system synchronization input is connected to the same inputs of the registers and priority, the synchronization of the second registers of all channels, the fourth and fifth inputs of the fifth and seventh elements AND of all channels, the synchronous inputs of all the channel processors, i channel two outputs of the second element I are connected to the i-th inputs of the priority block, i.e. the outputs of which are connected to the i-th control inputs of the second switch, on the i-th channel the output of the second register is connected to the second input of the i-th group of inputs second switch
9985Ш9985Sh
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU894770173A SU1735866A1 (en) | 1989-11-09 | 1989-11-09 | Multiprocessing process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU894770173A SU1735866A1 (en) | 1989-11-09 | 1989-11-09 | Multiprocessing process |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1735866A1 true SU1735866A1 (en) | 1992-05-23 |
Family
ID=21485182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU894770173A SU1735866A1 (en) | 1989-11-09 | 1989-11-09 | Multiprocessing process |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1735866A1 (en) |
-
1989
- 1989-11-09 SU SU894770173A patent/SU1735866A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР № 1111165, кл. с- 06 F , 1984. 2. Авторское свидетельство СССР № 14956-31, кл. с 06 F 9/46, 1988. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1735866A1 (en) | Multiprocessing process | |
| RU1819116C (en) | Three-channel redundant system | |
| SU1444770A1 (en) | Arrangement for distributing tasks among processors | |
| SU1109730A1 (en) | Interface for linking with microprocessor | |
| SU1319040A1 (en) | Interface for linking the using equipment | |
| SU1322321A1 (en) | Interface for linking peripheral device with digital computer | |
| RU1833874C (en) | Priority device | |
| SU678489A1 (en) | Device for optimization ofcomplex system structure | |
| SU1347080A1 (en) | Request-servicing device | |
| SU1277128A1 (en) | Interphace for linking input-output channels with peripheral equipment | |
| SU1381524A1 (en) | Device for polling discrete message sources | |
| SU1015366A1 (en) | Synchronization device | |
| SU1070551A1 (en) | Device for group servicing of requests | |
| SU1211734A1 (en) | Device for restarting computer complex in case of failure detection | |
| SU807295A1 (en) | Priority device | |
| SU1283766A1 (en) | Multichannel device for priority memory access | |
| SU1226461A1 (en) | Device for connecting information sources with common bus | |
| SU1667090A1 (en) | Device for interfacing computer with peripheral devices | |
| SU1290292A1 (en) | Cell of homogeneous system for switching processors | |
| RU1798796C (en) | Commutation system of information processing devices | |
| SU1117638A1 (en) | Device for priority connecting information sources with bus | |
| RU1805469C (en) | Multi-mode device for priority determination | |
| SU1612301A1 (en) | Device for forming a queue | |
| SU1525884A1 (en) | Shaper of clock pulses | |
| SU1432542A1 (en) | Device for connecting subscriber to common trunk line |