RU1819116C

RU1819116C - Three-channel redundant system

Info

Publication number: RU1819116C
Application number: SU4738598A
Authority: RU
Inventors: Владимир Антонович Ткаченко; В.А. Ткаченко; Григорий Николаевич Тимонькин; Г.Н. Тимонькин; Вячеслав Сергеевич Харченко; В.С. Харченко; Дмитрий Владимирович Дмитров; Д.В. Дмитров; Сергей Николаевич Ткаченко; С.Н. Ткаченко; Сергей Семенович Мощицкий; С.С. Мощицкий
Original assignee: Харьковское приборостроительное конструкторское бюро "Авиаконтроль"
Priority date: 1989-09-18
Filing date: 1989-09-18
Publication date: 1995-12-10

Abstract

FIELD: computer engineering. SUBSTANCE: enhanced reliability of system is achieved by use of comparison mode in two processors and by transfer to majority mode with emergence of fact of failure of one of processors. EFFECT: enhanced reliability of system. 9 dwg

Description

Изобретение относится к области вычислительной техники и может быть использовано в резервированных отказоустойчивых многопроцессорных системах. The invention relates to the field of computer technology and can be used in redundant fault-tolerant multiprocessor systems.

Цель изобретения повышение надежности системы. The purpose of the invention is to increase the reliability of the system.

Сущность изобретения состоит в следующем. The invention consists in the following.

Каждая задача решается в двух процессорах вместо трех в мажоритарной структуре и результаты решения сравниваются. В случае их несравнения принимается решение о неисправности (сбое или отказе) одного из процессоров и задача решается повторно во всех трех процессорах, при этом результаты решения задачи в трех процессорах мажоритируются. Each problem is solved in two processors instead of three in the majority structure and the results of the solution are compared. If they are not comparable, a decision is made about the malfunction (failure or failure) of one of the processors and the task is solved repeatedly in all three processors, while the results of solving the problem in three processors are majorized.

Например, при решении задач А,В,С в первом цикле решения в первом и втором процессорах решается задача А, а в третьем задача В. По окончании решения задач результаты решения задачи А из первого и второго процессоров сравниваются, а из третьего процессора заносятся в регистр хранения. Во втором цикле решения в первом процессоре повторно решается задача В, а во втором и третьем задача С. По окончании решения задачи В результат заносится в регистр хранения, а результаты решения задачи С из второго и третьего процессоров сравниваются между собой. For example, when solving tasks A, B, C in the first cycle of the solution, task A is solved in the first and second processors, and task B in the third. At the end of solving the problems, the results of solving task A from the first and second processors are compared, and from the third processor are entered into storage register. In the second cycle of the solution, the first processor re-solves the problem B, and in the second and third tasks C. After the solution to the problem B is completed, the result is entered into the storage register, and the results of solving the problem C from the second and third processors are compared.

Если задача А решилась в первом и втором процессорах, причем коды результатов решения из двух процессоров совпали, то, не ожидая окончания решения задачи В в третьем процессоре, задача В загружается для решения в первый процессор. Это позволяет повысить производительность системы в случае, когда время решения задачи В больше, чем время решения задач А и С. If task A was solved in the first and second processors, and the codes of the results of the solution from the two processors coincided, then, without waiting for the completion of the solution of task B in the third processor, task B is loaded for the solution in the first processor. This allows you to increase system performance in the case when the time to solve problem B is longer than the time to solve problems A and C.

Если во время первого цикла решения задач встроенные средства контроля третьего процессора зафиксировали его отказ или сбой, то во втором цикле задача С не решаетcя, а во всех трех процессорах решается задача В. If during the first cycle of solving problems the built-in monitoring tools of the third processor recorded its failure or failure, then in the second cycle task C is not solved, and task B is solved in all three processors.

Система выходит из мажоритарного режима решения задач сразу после того, как все процессоры выдали одинаковый результат решения одной задачи. The system leaves the majority mode of problem solving immediately after all processors have given the same result for solving one problem.

Система может работать в мажоритарном режиме также в случае, когда на ее выход поступает поток задач с меньшей интенсивностью, чем интенсивность обслуживания задач в системе. The system can operate in majority mode also in the case when the task stream with a lower intensity than the intensity of service tasks in the system arrives at its output.

Другими словами, если в системе находится одна задача, то она поступает на обслуживание сразу же во все три процессора, не ожидая, пока поступит другая задача. In other words, if there is one task in the system, then it arrives for service immediately in all three processors, without waiting until another task arrives.

При увеличении интенсивности потока задач их обслуживание производится по описанному алгоритму, что позволяет увеличить производительность системы. With an increase in the intensity of the task flow, their maintenance is performed according to the described algorithm, which allows to increase the system performance.

На фиг.1 и 2 приведена функциональная схема трехканальной резервированной системы; на фиг. 3-8 алгоритмы работы системы; на фиг.9 функциональная схема блока приема. Figure 1 and 2 shows a functional diagram of a three-channel redundant system; in FIG. 3-8 system operation algorithms; Fig.9 is a functional diagram of a receiving unit.

Трехканальная резервируемая система содержит процессоры 1.1-1.3, первую группу n регистров 2, регистр 3 результата задания команд, регистр 4 адреса микрокоманды, блок задания команд, выполненный в виде блока 5 памяти, триггер 6, мультиплексор 7, коммутатор 8, первый 9.1, второй 9.2 элементы сравнения, первый 10.1, второй 10.2, третий 10.3 коммутаторы первой группы коммутаторов, блок 11 приема, вторую группу коммутаторов 12.1-12.n-1, группу элементов И 13.1-13.n, элементы И 14-18, элементы ИЛИ 19, 20, группы n элементов ИЛИ 21, 22, элемент ИЛИ 23, выходы 24 кватирования, элемент И 25, дешифратор 26, информационный вход 27 устройства, выход 28 неисправности процессора, первый 29, второй 30 входы генератора импульсов, первый 31 и вторые 32 выходы процессоров 1.1-1.3 соответственно, выход 33 занятости, вход 34 "Пуск", управляющие выходы 35 блока 5 памяти, выход 36 кода проверяемого логического условия и выход 37 адреса очередной микрокоманды, информационную 38 шину мультиплексора 7. The three-channel redundant system contains processors 1.1-1.3, the first group of n registers 2, register 3 of the result of command assignment, register 4 of the micro command address, the block of command assignment made in the form of a memory block 5, trigger 6, multiplexer 7, switch 8, first 9.1, second 9.2 comparison elements, the first 10.1, second 10.2, third 10.3 switches of the first group of switches, the receiving unit 11, the second group of switches 12.1-12.n-1, the group of elements AND 13.1-13.n, the elements AND 14-18, the elements OR 19 , 20, groups of n elements OR 21, 22, element OR 23, outputs 24 of the quatization, element AND 25, d decryptor 26, information input 27 of the device, output 28 of the processor malfunction, first 29, second 30 inputs of the pulse generator, first 31 and second 32 outputs of processors 1.1-1.3, respectively, output 33 busy, input 34 "Start", control outputs 35 of memory unit 5 , output 36 of the code of the checked logical condition and output 37 of the address of the next micro-command, information bus 38 of the multiplexer 7.

Блок 11 приема (фиг.9) содержит первый 39 и второй 40 регистры, схему сравнения 41, элемент И 42, элемент ИЛИ 43, формирователь импульсов в виде одновибратора 44. The receiving unit 11 (Fig. 9) contains the first 39 and second 40 registers, a comparison circuit 41, an AND element 42, an OR element 43, a pulse shaper in the form of a single vibrator 44.

Назначение отдельных элементов и блоков схемы. The purpose of the individual elements and blocks of the circuit.

Процессоры 1.1-1.3 предназначены для решения задач, поступающих на их информационные входы. Работа процессоров синхронизируется импульсами с входа 30. Processors 1.1-1.3 are designed to solve problems received at their information inputs. The processors are synchronized by pulses from input 30.

На выходе 31. К (К 1, 2, 3) процессора 1.К появится сигнал после того, как процессор закончил решение очередной задачи. На выходе 32.К процессора 1. К появляется единичный сигнал в случае, если встроенные средства контроля данного процессора 1. К зафиксировали его отказ. Сигналы на выходах 31.3-31.2, 31.3 могут появиться в любой момент времени. Снимаются единичные сигналы с выходов 31.1, 31.2, 31.3 по переднему фронту сигналов со входов 35.4 и 35.6 соответственно. At the output 31. K (K 1, 2, 3) of the processor 1.K, a signal will appear after the processor has finished solving the next task. At the output 32.K of the processor 1. K, a single signal appears if the built-in controls of this processor 1. K recorded its failure. The signals at outputs 31.3-31.2, 31.3 can appear at any time. Single signals from outputs 31.1, 31.2, 31.3 are taken along the leading edge of the signals from inputs 35.4 and 35.6, respectively.

Регистры 2 предназначены для хранения кодов задач, поступающих в систему для решения. Registers 2 are designed to store codes of tasks entering the system for solution.

Задачи в регистры 2 поступают с выходов соответствующих коммутаторов 12, а в последний регистр 2 с информационного входа 27. Запись кодов задач происходит по заднему фронту импульсов с выходов соответствующих элементов ИЛИ 2. The tasks in the registers 2 come from the outputs of the corresponding switches 12, and in the last register 2 from the information input 27. The task codes are recorded on the trailing edge of the pulses from the outputs of the corresponding elements OR 2.

Регистр 3 предназначен для хранения кода результата решения задач В в процессоре 1.3 до тех пор, пока эта же задача повторно не будет решена в другом процессоре. Register 3 is designed to store the code for the result of solving problems B in processor 1.3 until the same task is repeatedly solved in another processor.

Регистр 4 предназначен для хранения адреса выполняемой микрокоманды. Запись адреса происходит по заднему фронту импульса с выхода элемента И 15 при наличии разрешающего сигнала на его втором входе с прямого выхода триггера 6. Register 4 is designed to store the address of the executed microcommands. The address is recorded on the trailing edge of the pulse from the output of AND element 15 in the presence of an enable signal at its second input from the direct output of trigger 6.

Блок 5 управления, выполненный в виде блока памяти, предназначен для хранения микрокоманд, осуществляющих управление работой системы. Каждая микрокоманда содержит три поля: поле управляющих сигналов, поле кода логических условий, поле адреса. Поле кода логических условий содержит код одного из логических условий, которое необходимо проверить в данном такте работы устройства. Поле адреса содержит адрес следующей микрокоманды, который может модифицироваться в зависимости от состояния процессоров 1.1-1.3 и в соответствии со значениями проверяемых логических условий. The control unit 5, made in the form of a memory unit, is designed to store microcommands that control the operation of the system. Each microcommand contains three fields: a field of control signals, a field of a code of logical conditions, an address field. The code field of the logical conditions contains the code of one of the logical conditions, which must be checked in this cycle of the device. The address field contains the address of the next microcommand, which can be modified depending on the state of the processors 1.1-1.3 and in accordance with the values of the checked logical conditions.

Триггер 6 предназначен для выработки разрешающего сигнала после перехода на вход 34 устройства команды "Пуск". Разрешающий сигнал с прямого выхода триггера 6 поступает на вход элемента И 15 и разрешает прохождение импульсов синхронизации через элемент И 15 на синхровход регистра 4 адреса микрокоманд. Trigger 6 is designed to generate an enable signal after switching to the input 34 of the Start command device. The enable signal from the direct output of trigger 6 is fed to the input of the And 15 element and allows the passage of synchronization pulses through the And 15 element to the sync input of register 4 of the micro-command address.

Мультиплексор 7 предназначен для выдачи одного из проверяемых логических условий, поступающих на его информационные входы в соответствии с кодом ЛУ, выдаваемым блоком 5 памяти. The multiplexer 7 is designed to issue one of the checked logical conditions arriving at its information inputs in accordance with the code LU issued by the memory unit 5.

Коммутатор 8 позволяет сравнивать на второй схеме сравнения 9.2 коды результатов задачи в первом и втором процессорах, если задача решалась одновременно во всех процессорах. Switch 8 allows you to compare the result codes of the task in the first and second processors in the second comparison scheme 9.2, if the task was solved simultaneously in all processors.

Элементы сравнения 9.1-9.2 предназначены для сравнения кодов результатов решения одной задачи в разных процессорах. При сравнении кодов на выходе элемента 9.К появится единичный сигнал. На элементе сравнения 9.1 сравниваются коды задач, поступающие от процессоров 1.3 и 1.2. На элементе сравнения 9.2 сравниваются коды результатов решения задач в процессорах 1.2 и 1.1, а также коды, поступающие с выхода регистра 3 и с выхода процессора 1.1. В регистр 3 заносится код результата решения задачи при ее решении в К-м цикле, а с выхода процессора 1.1 на элемент сравнения 9.3 поступает код результата решения этой же задачи в последующем цикле. Comparison elements 9.1-9.2 are intended for comparing the codes of the results of solving one problem in different processors. When comparing codes at the output of element 9.K, a single signal will appear. The comparison item 9.1 compares the task codes coming from processors 1.3 and 1.2. On the comparison element 9.2, the codes of the results of solving problems in the processors 1.2 and 1.1 are compared, as well as the codes coming from the output of register 3 and from the output of processor 1.1. Register 3 contains the result code for solving the problem when it is solved in the Kth cycle, and from the output of processor 1.1, the result code for solving the same problem in the next cycle comes to the comparison element 9.3.

Коммутаторы 10.1-10.3 передают в процессоры коды задач для решения в соответствии с управляющими сигналами, поступающими с выхода 35 блока 5 памяти. The switches 10.1-10.3 transmit task codes to the processors for solving in accordance with the control signals coming from the output 35 of the memory unit 5.

Блок 11 приема предназначен для приема информации с целью исключения выдачи в систему для решения ложной информации, т.к. задачи на вход 27 могут поступать в произвольный момент времени. The receiving unit 11 is designed to receive information in order to prevent the issuance of false information to the system to resolve, because input tasks 27 may arrive at any time.

Рассмотрим работу блока 11 приема. Consider the operation of block 11 reception.

В начальном состоянии регистры 39, 40 находятся в нулевом состоянии. Для нормальной работы блока 11 необходимо, чтобы длительность импульса со входа 29 была больше длительности переходного процесса смены информации на входе 27. In the initial state, registers 39, 40 are in the zero state. For the normal operation of block 11, it is necessary that the pulse duration from input 29 be longer than the duration of the transition process of changing information at input 27.

По переднему фронту импульса со входа 29 информация со входа 27 запишется в регистр 39, а по заднему фронту того же импульса со входа 27 запишется в регистр 40. Если в течение длительности импульса со входа 29 не было момента смены информации на входе 27, то в регистрах 39, 40 будет записана тождественная информация, в результате чего на выходе элемента сравнения 41 будет единичный сигнал. Этот сигнал откроет элемент И 42 и очередной импульс со входа 30 пройдет на выход 24 блока 11 приема. Сигнал со входа 24 поступит в виде квитанции о том, что задача со входа 27 принята системой для обслуживания, код задачи снимается со входа 27. Если во время действия импульса со входа 29 на входе 27 произошла смена информации, то в регистрах 39, 40 будут записаны несовпадающие коды. Следовательно, на выходе элемента сравнения 41 не будет единичного сигнала, элемент И 42 будет закрыт, на вход 24 сигнал со входа 30 не пройдет. В следующем такте в регистры 39, 40 запишется тождественная информация и на выход 24 пройдет сигнал о приеме информации, после чего она снимается со входа 27. On the leading edge of the pulse from input 29, information from the input 27 is recorded in register 39, and on the falling edge of the same pulse from input 27 is recorded in register 40. If there was no moment of changing information at input 27 for the duration of the pulse from input 29, then registers 39, 40 will be recorded identical information, resulting in the output of the comparison element 41 will be a single signal. This signal will open the And 42 element and the next pulse from input 30 will pass to output 24 of the receiving unit 11. The signal from input 24 will come in the form of a receipt that the task from input 27 has been accepted by the system for maintenance, the task code is removed from input 27. If during the pulse from input 29 at input 27 the information changed, then in registers 39, 40 will be mismatching codes are recorded. Therefore, at the output of the comparison element 41 there will be no single signal, the And element 42 will be closed, the signal from input 30 will not pass to input 24. In the next clock cycle, registers 39, 40 are written with identical information and output 24 will receive a signal about the reception of information, after which it is removed from input 27.

Коммутаторы 12 предназначены для подачи на информационные входы соответствующих регистров 2 кодов задач в соответствии с управляющими сигналами. Задача в регистр 2.К (К 1,2.n) может быть записана в случае, если приходит задача на информационный вход 27, а предыдущая задача была записана в регистр 2.К-1. Задача в регистр 2.К переписывается из регистра 2.К+1, если в цикле работы в системе была решена одна задача. Задача в регистр 2.К представляется из регистра 2.К+2 в случае, если в предыдущем цикле работы в системе были решены две задачи. Управляющие сигналы на коммутаторы 12 поступают с выхода 35 блока 5 памяти, а также с выхода элемента ИЛИ 19. The switches 12 are designed to supply the information inputs of the respective registers 2 task codes in accordance with the control signals. A task in register 2.K (K 1,2.n) can be recorded if a task arrives at information input 27, and the previous task was recorded in register 2.K-1. A task in register 2.K is overwritten from register 2.K + 1, if one task was solved in the system work cycle. A task in register 2.K is represented from register 2.K + 2 if two problems were solved in the previous cycle of work in the system. Control signals to the switches 12 come from the output 35 of the memory unit 5, as well as from the output of the OR element 19.

Элемент И 13 предназначен для выдачи сигнала, синхронизирующего запись задачи, поступающей с информационного выхода блока 11 приема для записи в соответствующий регистр 2.К. Синхронизирующий сигнал со входа 29 пройдет на выход элемента И 13.К в случае, если в регистре 2.К-1 записан код задачи (о чем свидетельствует единичный сигнал на выходе элемента ИЛИ 22.К-1) и если в регистре 2.К содержится нулевой код (о чем свидетельствует нулевой сигнал с выхода элемента 22.К). Element And 13 is designed to issue a signal that synchronizes the recording of the task coming from the information output of the receiving unit 11 for recording in the corresponding register 2.K. The clock signal from input 29 will pass to the output of the And 13.K element if the task code is recorded in register 2.K-1 (as evidenced by a single signal at the output of the OR 22.K-1 element) and if in register 2.K contains a zero code (as evidenced by a zero signal from the output of element 22.K).

Элемент И 14 предназначен для синхронизации прихода сигнала с выхода элемента ИЛИ 20. Element And 14 is designed to synchronize the arrival of a signal from the output of the element OR 20.

Элемент И 15 предназначен для управления прохождением синхроимпульсов со входа 29 при наличии единичного разрешающего сигнала на прямом выходе триггера 6. Element And 15 is designed to control the passage of clock pulses from input 29 in the presence of a single enable signal at the direct output of trigger 6.

Элемент И 16 предназначен для формирования единичного сигнала после того, как процессоры 1.1 и 1.2 закончат решение задачи. В этом случае процессоры выставляют коды результатов решения и сигналы готовности на соответствующих выходах 31.1 и 31.2. Element And 16 is intended for the formation of a single signal after the processors 1.1 and 1.2 have finished solving the problem. In this case, the processors set the decision result codes and readiness signals at the corresponding outputs 31.1 and 31.2.

Элемент И 17 предназначен для выдачи единичного сигнала в случае, когда все три процессора 1.1-1.3 выдали одинаковые коды результатов решения одной задачи. Element And 17 is designed to issue a single signal in the case when all three processors 1.1-1.3 issued the same codes for the results of solving one problem.

Элемент И 18 предназначен для выдачи единичного сигнала после того, как все процессоры закончили решение задачи. В этом случае процессоры выставляют коды результатов решения и сигналы готовности на соответствующих выходах 31.1-31.3, после чего появятся единичные сигналы на выходах элементов И 16 и И 25. Element And 18 is designed to issue a single signal after all the processors have finished solving the problem. In this case, the processors set the codes of the results of the solution and the ready signals at the corresponding outputs 31.1-31.3, after which single signals will appear at the outputs of the elements And 16 and And 25.

Элемент ИЛИ 19 предназначен для выдачи единичного сигнала в случае, когда на информационный выход блока 11 выбора поступает код задачи. Этот сигнал разрешает проход через коммутаторы 12 кода задачи с выхода блока 11 выбора и запрещает проход кодов задач с выходов других регистров 2. Это исключает логическое сложение кодов задач на выходах коммутаторов 12. The OR element 19 is designed to issue a single signal in the case when the task code is received at the information output of the selection unit 11. This signal allows passage through the switches 12 of the task code from the output of block 11 and prohibits the passage of task codes from the outputs of other registers 2. This eliminates the logical addition of task codes at the outputs of the switches 12.

Элемент ИЛИ 20 предназначен для выдачи сигналов в случае, если в системе решена одна или две задачи, а следовательно, необходимо произвести сдвиг информации в регистрах 2. The OR element 20 is designed to issue signals in the event that one or two tasks are solved in the system, and therefore, it is necessary to shift the information in registers 2.

Элементы ИЛИ 21 предназначены для формирования сигналов записи информации в регистры 2 соответственно. Elements OR 21 are designed to generate signals for recording information in registers 2, respectively.

Элементы ИЛИ 22 предназначены для выдачи единичных сигналов о том, что в соответствующих регистрах 2 хранятся коды задач. Elements OR 22 are designed to issue single signals that task codes are stored in the respective registers 2.

Элемент ИЛИ 23 предназначен для выдачи сигнала в случае, если хотя бы один из процессоров выдал сигнал отказа. The OR element 23 is designed to issue a signal in case at least one of the processors has issued a failure signal.

Элемент И 25 предназначен для выдачи единичного сигнала в случае, когда второй 1.2 и третий 1.3 процессоры закончили решение задачи. Element And 25 is designed to issue a single signal in the case when the second 1.2 and third 1.3 processors have completed the solution of the problem.

Дешифратор 26 предназначен для выдачи позиционного кода отказавшего процессора в случае, если одна задача решалась во всех процессорах и один из процессоров выдал код результата решения, не совпадающий с другими. В этом случае на выходе 35.1 блока 5 памяти появится единичный сигнал, который разрешает работу дешифратора 26. Decoder 26 is designed to provide the positional code of a failed processor if one task was solved in all processors and one of the processors issued a decision result code that did not match the others. In this case, a single signal appears on the output 35.1 of the memory unit 5, which enables the operation of the decoder 26.

Система работает следующим образом. The system operates as follows.

В начальном состоянии регистры 2 и регистр 4 обнулены. Процессоры 1.1-1.3 находятся в исходном состоянии, на их выходах 31.1-31.3 и 32.1-32.3 нулевые сигналы. In the initial state, registers 2 and register 4 are reset. Processors 1.1-1.3 are in the initial state, at their outputs 31.1-31.3 and 32.1-32.3 there are zero signals.

Цепи установки в исходное состояние на фиг.1 условно не показаны. По нулевому адресу (с выхода регистра 4) из блока 5 памяти считывается первая микрокоманда. Эта микрокоманда содержит только адрес выборки следующей микрокоманды, который поступает на информационные входы регистра 4. The initial installation circuits in Fig. 1 are not conventionally shown. At the zero address (from the output of register 4), the first micro command is read from memory block 5. This microcommand contains only the sample address of the next microcommand, which is fed to the information inputs of register 4.

Решение задачи в системе начинается с момента прохода сигнала "Пуск" на вход 34 триггера 6. До этого в систему могут поступать задачи для хранения в регистрах 2. Поступление задач в систему синхронизируется импульсами со входов 29, 30. При поступлении сигнала "Пуск" на вход 34 по очередному импульсу со входа 29 триггер 6 установится в единичное состояние. На его прямом выходе появляется единичный сигнал, а на инверсном нулевой. По заднему фронту единичного сигнала с инверсного выхода триггера 6 снимается сигнал "Пуск" со входа 34. Через открытый элемент И 15 начинают проходить импульсы на синхровход регистра 4. По первому импульсу произойдет запись адреса выборки очередной микрокоманды. По этому адресу из блока 5 памяти начинает считываться первая микропрограмма. Эта микропрограмма сначала производит проверку логического условия с выхода элемента ИЛИ 23. Если на его выходе нулевой сигнал, то это означает, что все процессоры в системе исправны. Если же на его выходе единичный сигнал, то далее необходимо проверить логические условия с выходов 32.1-23.3 с целью определения отказавших процессоров. В случае, если в системе более одного отказавшего процессора, то на выход 35.1 выдается сигнал отказа системы, а триггер 6 сигналом микрооперации 35.14 устанавливается в нулевое состояние. Если в системе один отказавший процессор, то система сразу же переводится в мажоритарный режим работы. The solution to the problem in the system starts from the moment the “Start” signal passes to input 34 of trigger 6. Before that, tasks can be stored in the system for registers 2. The receipt of tasks in the system is synchronized by pulses from inputs 29, 30. When the “Start” signal arrives at input 34 at the next pulse from input 29, trigger 6 is set to a single state. A single signal appears at its direct output, and a zero signal at its inverse. The start signal from input 34 is taken from the inverse output of trigger 6 along the trailing edge of a single signal. Pulses are sent to the sync input of register 4 through the open element And 15. The first micro pulse will be written to the first pulse. At this address, the first microprogram starts to be read from memory unit 5. This firmware first checks the logical condition from the output of the OR 23 element. If the output is a zero signal, then this means that all processors in the system are operational. If there is a single signal at its output, then it is necessary to check the logical conditions from the outputs 32.1-23.3 in order to determine the failed processors. If there is more than one failed processor in the system, then a system failure signal is output 35.1, and trigger 6 is set to the zero state by microoperation signal 35.14. If there is one failed processor in the system, then the system immediately switches to the majority mode of operation.

Допустим, что проверка логического условия с выхода элемента ИЛИ 23 показала, что все процессоры исправны. Тогда проверяется логическое условие с выхода элемента ИЛИ 22.3. В случае если на выходе элемента ИЛИ 22.3 присутствует единичный сигнал, что соответствует занятости регистра 2.3, то система переходит в режим повышенной производительности решения задач. Если на выходе элемента ИЛИ 22.3 будет нулевой сигнал, то проверяется логическое условие с выхода элемента ИЛИ 22.1. При нахождении в системе задач для обслуживания, на выходе элемента ИЛИ 22.1 будет единичный сигнал. Система в этом случае будет работать в мажоритарном режиме, так как обслуживания ожидают одна или две задачи. Suppose that checking the logical condition from the output of the OR 23 element showed that all processors are operational. Then the logical condition is checked from the output of the OR element 22.3. If at the output of the OR 22.3 element there is a single signal, which corresponds to the employment of register 2.3, then the system switches to the mode of increased productivity for solving problems. If the output of the OR 22.3 element is a zero signal, then the logical condition is checked from the output of the OR 22.1 element. When you are in the system of tasks for maintenance, the output of the OR 22.1 element will be a single signal. The system in this case will work in majority mode, since one or two tasks await services.

Если же на выходах элементов ИЛИ 22.3 и ИЛИ 22.1 присутствуют первые сигналы, то система переходит в режим ожидания. В этом режиме она поочередно проверяет логические условия с выходов элементов ИЛИ 23 и ИЛИ 22.1. В режиме ожидания система будет находиться до поступления первой задачи. If the first signals are present at the outputs of the OR 22.3 and OR 22.1 elements, the system goes into standby mode. In this mode, it alternately checks the logical conditions from the outputs of the OR 23 and OR 22.1 elements. The system will be in standby mode until the first task arrives.

Более подробно рассмотрим поступление задач в систему. We consider in more detail the entry of tasks into the system.

Задачи для решения поступают на информационный вход 27 системы. При появлении задачи на информационном выходе блока 11 приема на выходе элемента ИЛИ 19 появляется единичный сигнал, который поступает на соответствующие управляющие входы коммутаторов 12. Задача с выхода блока 11 проходит на информационные входы всех регистров 2, но запись первой поступившей задачи произойдет только в регистр 2.1, так как для прохода синхронизирующего импульса открыт только элемент И 13.1. Очередной импульс с выхода 24 блока 1 приема пройдет через открытый элемент И 13.1, элемент ИЛИ 21.1 и произведет запись кода задачи в регистр 2.1. В результате этого на выходе элемента ИЛИ 21.1 появляется единичный сигнал, который откроет элемент И 13.2. Поэтому задача, пришедшая на вход 27, запишется в регистр 2.2 и т.д. Tasks for the solution go to the information input 27 of the system. When a task appears at the information output of reception unit 11, a single signal appears at the output of OR element 19, which is fed to the corresponding control inputs of switches 12. The task from the output of block 11 passes to the information inputs of all registers 2, but the first incoming task will be recorded only in register 2.1 , since only the AND element 13.1 is open for the passage of the synchronizing pulse. The next impulse from the output 24 of the receiving unit 1 will pass through the open element AND 13.1, the element OR 21.1 and record the task code in the register 2.1. As a result of this, a single signal appears at the output of the OR element 21.1, which will open the AND element 13.2. Therefore, the task that came to input 27 is written in register 2.2, etc.

Рассмотрим случай, когда интенсивность входного потока задач достаточно велика и в системе ожидают обслуживания как минимум три задачи. В этом случае после проверки логических условий с выходов элементов ИЛИ 22.3, 22.1 вырабатывается микрокоманда, управляющие сигналы 35.7, 35.9, 35.10, который разрешает проход задачи из регистра 2.1 (в дальнейшем задачи, поступающие из этого регистра, будут обозначать символом А) через коммуторы 10.1, 10.2 в соответствующие процессоры 1.1, 1.2, а задачи из регистра 2.2 (в дальнейшем задачи В) через коммутатор 10.3 в процессор 1.3. Задачи будут приняты в процессоры 1.1-1.3 по заднему фронту синхроимпульса со входа 30. Начался первый цикл решения задач в процессорах 1.1-1.3. Consider the case when the intensity of the input stream of tasks is high enough and at least three tasks are expected in the system. In this case, after checking the logical conditions from the outputs of the OR 22.3, 22.1 elements, a micro command is generated, control signals 35.7, 35.9, 35.10, which allows the task to pass from register 2.1 (in the future, the tasks coming from this register will be denoted by A) through the switches 10.1 , 10.2 to the corresponding processors 1.1, 1.2, and tasks from the register 2.2 (hereinafter tasks B) through the switch 10.3 to the processor 1.3. Tasks will be accepted into processors 1.1-1.3 at the trailing edge of the clock from input 30. The first cycle of solving problems in processors 1.1-1.3 has begun.

Далее задачи решаются в процессорах. В режиме ожидания результатов решения последовательно проверяются логические условия с выходов элементов ИЛИ 23, И 16 и с выхода 31.3 процессора 1.3. После окончания решения задачи каждый процессор высталяет код результата решения на соответствующем информационном выходе и сигнал готовности на соответствующем сигнальном выходе 31. Further tasks are solved in processors. In the standby mode of the solution results, logical conditions are sequentially checked from the outputs of the OR 23, AND 16 elements and from the output 31.3 of processor 1.3. After completing the solution of the problem, each processor lays down the code of the result of the solution on the corresponding information output and the ready signal on the corresponding signal output 31.

В систему поступают задачи, решение которых занимает различное время. В соответствии с этим различаются и алгоритмы принятия решений по результатам решения задач. Рассмотрим различные варианты окончания решений задач в процессорах. The system receives tasks whose solution takes different time. In accordance with this, the decision-making algorithms according to the results of solving problems also differ. Let's consider various options for completing solutions to problems in processors.

Допустим, что первой решалась задача А в процессорах 1.1 и 1.2, следовательно появится единичный сигнал на выходе элемента И 16, который модифицирует адрес выборки следующей микрокоманды. Эта микрокоманда проверит логическое условие с выхода элемента сравнения 9.2. В случае, если коды результатов решения задачи в процессорах 1.1 и 1.2 совпали, то на выходе элемента сравнения 9.2 будет единичный сигнал. По следующей микрокоманде в регистрах 2 происходит сдвиг информации на один шаг. Произойдет это следующим образом. Управляющий сигнал 35.13 микрокоманды через элемент ИЛИ 20 откроет элемент И 14. Очередной импульс с входа 29, пройдя через элемент И 14 и элементы ИЛИ 21, запишет коды задач в соответствующие регистры 2. Задача из регистра 2.2 запишется в регистр 2.1, из регистра 2.3 в регистр 2.2 и т.д. Задача А из регистра 2.1 стирается, так как она уже решена. Этот же синхроимпульс произведет запись в регистр 4 кода адреса выборки очередной микрокоманды. Управляющие сигналы этой микрокоманды разрешают проход через коммутатор 10.1 задачи В из регистра 2.1 в процессор 1.1 для решения. Далее система переходит в режим ожидания окончания решения задачи В в процессоре 1.3. В этот режим ожидания она поочередно контролирует логические условия с выхода элемента ИЛИ 23 и с выхода 31.3 процессора 1.3. После окончания решения задачи В в процессоре 1.3 появляется единичный сигнал на его выходе 31.3. Этот сигнал модифицирует адрес выборки следующей микрокоманды, которая заносит результат решения задачи В в регистр 3, после чего производится установка процессора 1.3 в исходное состояние. Следующая микрокоманда произведет загрузку задачи С из регистров 2.2 в процессоры 1.2, 1.3. Далее начинается второй цикл решения задач в процессорах. В этом цикле процессор 1.1 решает задачу В, а процессоры 1.2, 1.3 задачу С. Suppose that task A was first solved in processors 1.1 and 1.2, therefore a single signal appears at the output of element And 16, which modifies the sample address of the next microcommand. This microcommand will check the logical condition from the output of the comparison element 9.2. If the codes for the results of solving the problem in the processors 1.1 and 1.2 are the same, then the output of the comparison element 9.2 will be a single signal. According to the next micro-command in registers 2, the information is shifted by one step. It will happen as follows. The control signal 35.13 microcommands through the OR element 20 will open the And 14 element. The next impulse from the input 29, passing through the And 14 element and the OR 21 elements, will write the task codes in the corresponding registers 2. The task from register 2.2 is written to register 2.1, from register 2.3 to register 2.2 etc. Task A from register 2.1 is erased, as it has already been solved. The same clock will record in register 4 the code of the sample address of the next micro-command. The control signals of this microcommand allow passage through switch 10.1 of task B from register 2.1 to processor 1.1 to solve. Next, the system goes into standby mode for the completion of the solution of task B in processor 1.3. In this standby mode, it alternately monitors the logical conditions from the output of the OR 23 element and from the output 31.3 of processor 1.3. After the solution of problem B has been completed, a single signal appears in processor 1.3 at its output 31.3. This signal modifies the sample address of the next microcommand, which puts the result of solving problem B into register 3, after which the processor 1.3 is set to its initial state. The following microcommand will download task C from registers 2.2 to processors 1.2, 1.3. Next begins the second cycle of problem solving in processors. In this cycle, processor 1.1 solves problem B, and processors 1.2, 1.3 solve problem C.

Если в первом цикле решения задач раньше закончилось решение задачи В в процессоре 1.3, чем задачи А в процессорах 1.1, 1.2, то код результата решения задачи В заносится в регистр 3, после чего ожидается окончание решения задачи А, т. е. проверяется логическое условие с выхода элемента И 16. При появлении единичного сигнала на его выходе модифицируется адрес выборки очередной микрокоманды, которая проверит логическое условие с выхода элемента сравнения 9.2 (на второй вход этого элемента через коммутатор 8 поступает результат решения задачи А в процессоре 1.2). В случае, если задача А решена правильно (совпадают коды результатов решения задачи в двух процессорах), то следующая микрокоманда произведет сдвиг информации в регистрах 2, после чего задача В из регистра 2.1 поступит для решения в процессор 1.1, а задача С из регистра 2.2 в процессоры 1.2, 1.3. Далее начинается второй цикл решения задач в процессорах. Система переходит в режим ожидания окончания второго цика. В этом режиме она контролирует логические условия с выходов элементов ИЛИ 23, И 25 и с выхода 31.1 процессора 1.1. If in the first cycle of problem solving the solution of task B in processor 1.3 ended earlier than task A in processors 1.1, 1.2, then the code of the result of solving task B is entered in register 3, after which the completion of solving task A is expected, i.e., the logical condition is checked from the output of element And 16. When a single signal appears at its output, the address of the sample of the next microcommand is modified, which will check the logical condition from the output of the comparison element 9.2 (the result of solving problem A is sent to the second input of this element through switch 8 quarrel 1.2). If task A is solved correctly (the codes for the results of solving the problem in two processors coincide), the next microcommand will shift the information in registers 2, after which task B from register 2.1 will arrive for solution in processor 1.1, and task C from register 2.2 to processors 1.2, 1.3. Next begins the second cycle of problem solving in processors. The system goes into standby mode for the end of the second cic. In this mode, it controls the logical conditions from the outputs of the elements OR 23, AND 25 and from the output 31.1 of the processor 1.1.

Если время решения задач В и С различно, то могут быть два варианта: первой решилась задача В в процессоре 1.1, или первой решилась задача С в процессорах 1.2, 1.3. В случае, если первой закончилось решение задачи В в процессоре 1.1, то на его выходе 31.1 будет единичный сигнал. Проверив это логическое условие, система проверит правильность решения задачи В в процессорах 1.1 и 1.3. Для этого к выходу коммутатора 8 необходимо подключить выход регистра 3, а затем проверить сигнал с выхода элемента сравнения 9.2. Если сигнал единичный, то это означает, что задача В решена правильно. Поэтому в следующем такте производится сдвиг в регистрах 2 на один шаг, т.е. задача В решена. После этого ожидается окончание решения задачи С. Окончание решения задачи С сигнализируется единичным сигналом с выхода элемента И 25. Далее аналогично описанному, проверяется правильность решения задачи С. При правильном решении задачи С в регистрах 2 производится сдвиг информации на один шаг и возвращение процессоров в исходное состояние. Система опять анализирует наличие задач в системе и в зависимости от этого переходит либо в первый цикл повышенной производительности, либо в мажоритарный режим решения задачи. If the time for solving problems B and C is different, then there can be two options: the first was solved by task B in processor 1.1, or the first was solved by task C in processors 1.2, 1.3. If the solution to problem B in processor 1.1 is the first to finish, then output 31.1 will have a single signal. Having checked this logical condition, the system will verify the correctness of the solution of task B in processors 1.1 and 1.3. To do this, the output of the register 3 must be connected to the output of the switch 8, and then check the signal from the output of the comparison element 9.2. If the signal is single, then this means that task B is solved correctly. Therefore, in the next measure, a shift is made in registers 2 by one step, i.e. task B is solved. After this, the end of the solution of the task C is expected. The end of the solution of the task C is signaled by a single signal from the output of the And 25 element. Next, similarly to the described, the correctness of the solution of the problem C is checked. If the problem C is correctly solved in registers 2, the information is shifted by one step and the processors return to the original state. The system again analyzes the presence of tasks in the system and, depending on this, goes into either the first cycle of increased productivity or the majority mode of solving the problem.

Рассмотрим работу систем в случае, когда после решения задачи A в процессорах 1.1 и 1.2 оказывается, что коды результатов решения задачи A, выданные процессорами 1.1, 1.2, не совпадают. В этом случае предполагается, что один из процессоров (1.1 или 1.2) дал сбой или отказал во время решения задачи, причем встроенные схемы контроля этого процессора не обнаружили этот сбой или отказ. При проверке логического условия с выхода элемента сравнения 9.1 не будет модифицирован адрес выборки следующей микрокоманды. Так как задача А не решена, то в регистрах 2 не произойдет сдвиг информации, а через коммутаторы 12.1-12.3 задача А из регистра 2.1 поступит для решения во все процессоры. После окончания ее решения проверяются логические условия с выходов элементов сравнения 9,1-9.2. Если все процессоры выдали одинаковые результаты решения задачи А, то после проверки логических условий произойдет сдвиг информации в регистрах 2 и система будет работать аналогично описанному. Если же один из процессоров вновь выдает код результата решения задачи A, не совпадающий с кодами, выдаваемыми двумя другими процессорами, то в этом случае происходит сдвиг информации в регистрах 2, т.к. считается, что задача А правильно решена в других двух процессорах, однако во все процессоры поступает для решения задача В. Одновременно с этим выдается управляющий сигнал на разрешающий вход дешифратора 26 и на его выходе появляется код отказавшего процессора. Решение задач в процессорах по мажоритарному принципу продолжается до тех пор, пока не будет восстановлен отказавший процессор или пока все процессоры не выдадут одинаковые коды результатов решения очередной задачи. После этого система переходит к реализации описанного выше алгоритма. Consider the operation of systems in the case when, after solving problem A in processors 1.1 and 1.2, it turns out that the codes for the results of solving problem A issued by processors 1.1, 1.2 do not coincide. In this case, it is assumed that one of the processors (1.1 or 1.2) failed or failed during the solution of the problem, and the built-in control circuits of this processor did not detect this failure or failure. When checking the logical condition from the output of the comparison element 9.1, the sample address of the next micro-command will not be modified. Since task A has not been solved, information shift will not occur in registers 2, and through switches 12.1-12.3 task A from register 2.1 will go to all processors for solution. After the end of its solution, the logical conditions from the outputs of the comparison elements 9.1-9.2 are checked. If all the processors gave the same results for solving Problem A, then after checking the logical conditions, the information in registers 2 will shift and the system will work similarly to that described. If one of the processors again issues a result code for solving task A that does not coincide with the codes issued by two other processors, then in this case the information in registers 2 is shifted, because it is believed that task A is correctly solved in the other two processors, however, task B receives all the processors to solve. At the same time, a control signal is issued to the enable input of the decoder 26 and the code of the failed processor appears on its output. Problem solving in processors according to the majority principle continues until a failed processor is restored or until all processors issue the same codes for the results of solving another problem. After that, the system proceeds to implement the algorithm described above.

Если же в мажоритарном режиме зафиксирован отказ двух и более процессоров, т.е. результаты решения не совпали ни у одной пары процессоров 1.1-1.3, то на выходе 28 выдается сигнал отказа системы. Триггер 6 устанавливается в нулевое состояние, система переходит в режим ожидания восстановления. Работа системы по обслуживанию задач начинается с приходом сигнала "Пуск" на вход 34. При этом продолжается прием задач в регистры 2. If, in the majority mode, two or more processors fail, i.e. the solution results did not match for any pair of processors 1.1-1.3, then at the output 28 a system failure signal is issued. Trigger 6 is set to zero, the system goes into standby recovery mode. The work of the system for servicing tasks begins with the arrival of the Start signal at input 34. At the same time, the reception of tasks in registers 2 continues.

Рассмотрим функционирование системы в случае, когда в процессорах 1.2, 1.3 решалась задача С, а в процессоре 1.1 решалась задача В. После решения этих задач в процессорах 1.1-1.3 возможны четыре варианта работы системы:
3.1) результаты решения задач В и С совпали;
3.2) совпали результаты решения только задачи В;
3.3) совпали результаты решения только задачи С;
3.4) результаты решения задач В и С не совпали.Let us consider the functioning of the system in the case when problem C was solved in processors 1.2, 1.3, and task B was solved in processor 1.1. After solving these problems in processors 1.1-1.3, four variants of the system are possible:
3.1) the results of solving problems B and C coincided;
3.2) the results of solving only problem B coincided;
3.3) the results of solving only problem C coincided;
3.4) the results of solving problems B and C did not coincide.

Функционирование системы при правильном решении задач В и С описано выше. The functioning of the system with the correct solution of tasks B and C is described above.

Рассмотрим функционирование системы в режиме 3.2. Consider the operation of the system in mode 3.2.

Так как в этом случае задача В решена, то по очередной МК в регистрах 2 производится сдвиг информации на один шаг. В результате этого задача С поступает в регистр 2.1 и система переходит в режим мажоритарного решения этой задачи в процессорах 1.1-1.3, как это было описано. Since in this case, task B is solved, then for the next MK in the registers 2 the information is shifted by one step. As a result of this, task C enters register 2.1 and the system goes into the majority mode for solving this problem in processors 1.1-1.3, as described.

При возникновении режима 3.3 система функционирует следующим образом. Задача В передается для решения в процессоры 1.1-1.3 и при окончании решения производится сравнение результатов решения. Если все процессоры выдали правильные результаты, то в регистрах 2 осуществляется сдвиг информации на два шага, после чего система переходит в первый режим функционирования. Если зафиксирован отказ (сбой) одного из процессоров, то на выходе 28 выдается номер отказавшего процессора, в регистрах 2 происходит сдвиг информации на два шага, после чего система продолжает функционирование в мажоритарном режиме. When mode 3.3 occurs, the system operates as follows. Task B is transferred for solution to the processors 1.1-1.3 and at the end of the solution, the results of the solution are compared. If all the processors gave the correct results, then in registers 2 the information is shifted by two steps, after which the system goes into the first mode of operation. If a failure (malfunction) of one of the processors is detected, then the output of the failed processor is issued at output 28, information is shifted in registers 2 by two steps, after which the system continues to operate in the majority mode.

Режим 3.4. Если отказали два и более процессоров, то на выходе 28 сформируется код отказа системы и система переходит в режим ожидания восстановления. Mode 3.4. If two or more processors fail, then output 28 will generate a system failure code and the system will go into recovery standby mode.

В предлагаемой системе в точках 1.1, 1.2, П.1, П.2, Ш.1, IV.2, V.2 алгоритма (фиг.3) происходит постоянный контроль исправности процессоров 1.1-1.3 от их встроенных средств контроля. Контроль процессоров осуществляется при пуске системы и во время работы процессоров по обслуживанию задач. В другие моменты времени контроль не производится. В случае если встроенные средства процессора 1.К (К 1-3) зафиксировали его отказ, то на соответствующем выходе 32. К появляется единичный сигнал. После того как этот сигнал будет обслужен системой, то на соответствующем управляющем выходе блока 5 памяти появляется единичный сигнал, по которому снимается сигнал отказа соответствующего процессора 1.К и выставляется единичный сигнал на его выходе 31.К. In the proposed system at points 1.1, 1.2, Cl. 1, Cl. 2, Cl. 1, IV.2, V.2 of the algorithm (Fig. 3), the health of processors 1.1-1.3 is constantly monitored from their built-in monitoring tools. Processors are monitored at system startup and during the operation of processors to service tasks. At other times, control is not performed. If the built-in processor 1.K (K 1-3) detected its failure, then a single signal appears at the corresponding output 32. K. After this signal is served by the system, a single signal appears on the corresponding control output of the memory unit 5, according to which the failure signal of the corresponding processor 1.K is removed and a single signal is set at its output 31.K.

Алгоритмы на фиг. 4-8 cледует читать следующим образом. Например, в точке 1.1 контролируется наличие сигнала отказа процессоров. Если такого сигнала нет, то следует возвратиться в точку 1.1, если сигнал отказа процессоров есть, то следует идти по алгоритму. По окончании алгоритма на данной фигуре указано, в какую точку алгоритма фиг.2 следует перейти. The algorithms in FIG. 4-8 should read as follows. For example, at point 1.1, the presence of a processor failure signal is monitored. If there is no such signal, then you should return to point 1.1, if there is a processor failure signal, then you should go according to the algorithm. At the end of the algorithm, this figure indicates at which point in the algorithm of figure 2 should go.

Рассмотрим функционирование системы в случае появления сигналов отказов процессоров во всех перечисленных выше точках алгоритма фиг.3. Consider the operation of the system in the event of processor failure signals at all of the above points in the algorithm of FIG. 3.

Рассмотрим вариант функционирования системы, если сигнал отказа поступил, когда выполнялся алгоритм в точке 1.1 (фиг.4). В этом случае определяется, сколько процессоров отказало. Если один, то на выход 28 выдается код этого процессора и система переходит в мажоритарный режим решения задачи. Если отказало более одного процессора, то система переводится в режим отказа. Consider the option of the system functioning if the failure signal arrived when the algorithm was executed at point 1.1 (Fig. 4). In this case, it is determined how many processors failed. If there is one, then the output of this processor code is issued 28 and the system goes into the majority mode of solving the problem. If more than one processor fails, the system goes into failure mode.

На фиг.5 приведен алгоритм функционирования системы в случае, когда сигнал отказа зафиксирован в первом цикле решения задач (процессоры 1.1, 1.2 А решают задачу А, процессор 1.3 задачу В). В этом случае определяется, какой процессор отказал. Если процессор 1.1 или 1.2, то выдается номер отказавшего процессора на выход 28, после чего система переводится в режим мажоритарного решения задач. Если же отказал процессор 1.3, то система ожидает окончания решения задачи А в процессорах 1.1 и 1.2. После этого, если задача А решена, производится ее стирание из регистра 2.1 и система переходит в мажоритарный режим, если задача А не решена, то система сразу же переходит в мажоритарный режим. Figure 5 shows the algorithm of the system in the case when the failure signal is fixed in the first cycle of problem solving (processors 1.1, 1.2 A solve problem A, processor 1.3 task B). In this case, it is determined which processor failed. If the processor is 1.1 or 1.2, then the number of the failed processor is output 28, after which the system is switched to the majority solution. If processor 1.3 failed, then the system expects the completion of task A in processors 1.1 and 1.2. After that, if task A is solved, it is erased from register 2.1 and the system goes into majority mode, if task A is not solved, then the system immediately goes into majority mode.

Рассмотрим функционирование системы, когда сигнал отказа зафиксирован во втором цикле решения задач (фиг.6) (в процессоре 1.1 решается задача В, а в процессорах 1.2, 1.3 задача С). Этот алгоритм аналогичен алгоритму, описанному выше. В случае отказа одного из процессоров происходит ожидание с целью определения, решена другая задача или нет. Во всех случаях, за исключением случаев, когда отказало два процессора и более, происходит переход в мажоритарный режим решения задач. Consider the functioning of the system when the failure signal is fixed in the second cycle of problem solving (Fig.6) (in processor 1.1, task B is solved, and in processors 1.2, 1.3 task C). This algorithm is similar to the algorithm described above. In the event of a failure of one of the processors, an expectation occurs in order to determine whether another problem has been solved or not. In all cases, with the exception of cases when two or more processors failed, a transition to the majority mode of solving problems occurs.

На фиг. 7 показаны случаи, когда фиксирует сигнал отказа процессора, а система работает в мажоритарном режиме решения задач. В этом случае определяется сколько процессоров отказало: если один, то продолжается решение задач в процессорах; если два, то фиксируется отказ системы. In FIG. Figure 7 shows the cases when the processor failure signal is recorded, and the system operates in the majority mode of solving problems. In this case, it is determined how many processors failed: if one, then the process continues to solve problems in the processors; if two, then a system failure is recorded.

На фиг. 8 рассмотрены случаи, когда в системе фиксируется сигнал отказа процессоров в момент, когда система в мажоритарном режиме решает задачу В, после окончания второго цикла решения задач, где задача В не была решена. Этот случай аналогичен вышеописанному. In FIG. Section 8 considers cases when a processor failure signal is recorded in the system at the moment when the system solves task B in the majority mode after the end of the second cycle of problem solving, where task B was not solved. This case is similar to the above.

Claims

A THREE-CHANNEL RESERVED SYSTEM containing a group of registers, a group of processors, a group of AND elements, two groups of OR elements, two groups of switches, two comparison circuits, a decoder, a switch, a result register, a trigger, six AND elements, and the first or third OR elements, a start input the device is connected to the installation input of the start trigger, the outputs of the switches of the first group are connected to the information inputs of the corresponding processors of the group, the information outputs of which are the same outputs of the device, and the formation output of the third processor of the group is connected to the information input of the result register, the output of which is connected to the first information input of the switch, the output of which is connected to the first information input of the first comparison circuit, the output of which is connected to the first information input of the decoder and the first input of the first element And, the second input of which connected to the second information input of the decoder and to the output of the second comparison circuit, the first and second information inputs of which are connected to the information the outputs of the second and third processors of the group, the first and second information inputs of the switches of the first group are connected to the outputs of the first and second registers of the group, respectively, the outputs of the AND elements are connected to the first inputs of the corresponding OR elements of the first group, the second inputs of which are connected to the output of the second AND element, and the outputs are the synchronizing inputs of the same registers of the group, the information inputs of which, except the last, are connected to the outputs of the same switches of the second group, the outputs p of the registers of the group are connected to the inputs of the corresponding elements of the second group, the output of each of which, except the last, is connected to the inverse input of the same element of the group AND the first direct input of the subsequent element of the group, the output of the last element of the second group is the output of the device’s employment, the information outputs of each the group register, except for the first, is connected to the corresponding information inputs of all subsequent switches of the second group, and the output of the second OR element to the corresponding I control to the input inputs of the switches of the second group, characterized in that, in order to increase the reliability of the system, an address register, a command unit, a multiplexer and a signal receiving unit, the information input of which is the information input of the system, are entered into it, the information output is connected to the inputs of the same group , to the corresponding information inputs of all the switches of the second group and to the inputs of the second OR element, the first clock input of the device is connected to the input of the signal receiving unit of the same name, the clock input t start trigger to both the first inputs of the second and third elements AND, the second clock input of the device is connected to the second clock input of the signal receiving unit and to the clock inputs of the group processors, the acknowledgment output of the signal receiving unit is the device output of the same name and connected to the second direct inputs of the AND elements, in addition to the first and to the direct input of the first AND element, the output of the third OR element is connected to the second input of the second AND element, the inverse output of the start trigger is the output of the system, direct output is three start trigger is connected to the second input of the third element And, the output of which is connected to the synchronization input of the address register, the output of which is connected to the address input of the command unit, the output of the logical conditions of which is connected to the address input of the multiplexer, the output of the first comparison circuit is connected to the second input of the first element And , the readiness output of the first processor of the group is connected to the first input of the sixth element And, the readiness output of the third processor of the group is connected to the first input of the fifth element And, the readiness output is second about the group processor is connected to the second inputs of the fifth and sixth elements And, the outputs of which are connected respectively to the first and second inputs of the fourth element And, the information outputs of the first and second processors of the group are connected to the second information inputs of the first comparison circuit and the switch, respectively, the control outputs of the processors of the group are connected with inputs of the first OR element, control outputs of all processors of the group, outputs of readiness of the first and third processors of the group, outputs of the first and third elements in the OR of the second group, the outputs of the first elements AND and OR, the outputs of the fourth sixth elements AND, the outputs of the first and second comparison circuits and the output of the modification of the command unit are connected to the corresponding information inputs of the multiplexer, the address output of the command unit is connected to the information inputs of the address register, to the category of modification of which the output of the multiplexer is connected, the first bit of the output of the microcommands of the command unit is connected to the input of the decoder gate, the output of which is the output of the device malfunction code two, two, three, and fourth bits of the output of the micro-commands of the command unit are connected respectively to the synchronization input of the result register, to the control input of the switch and the reset trigger reset input, the first and second groups of control bits of the control switches of the output of the micro-commands of the command unit are connected to the control inputs of the switches of the first and the second group, respectively, and the group of bits of control of the processors of the output of microcommands of the command unit are connected to the read control inputs of the processors of the group the moves of the third OR element are connected to the corresponding control bits of the micro-command output switches of the command unit.