SU1723560A1 - Способ преобразовани временного сдвига между двум сигналами и устройство дл его осуществлени - Google Patents

Description

Изобретение относитс  к измерительной технике и предназначено дл  преобразовани  временного сдвига между сигналами в интервал времени.

Устройство дл  реализации способа содержит два одинаковых канала преобразовани , включающие нормализаторы уровн  сигналов, преобразователи напр жение- ток и общую часть, состо щую из формировател , одновибратора, двух ключей, интегрирующего конденсатора, нуль-орга на, двух триггеров, блока управлени  и устройства дл  измерени  интервала времени

1.

Недостатками известного способа и устройства  вл ютс  низкое быстродействие, вызванное необходимостью приведени  входных сигналов к одному уровню, и невозможность измерени  временных сдвигов между одиночными сигналами,

Наиболее близким к предлагаемому по технической сущности способу  вл етс  способ преобразовани  временного сдвига между двум  сигналами, основанный на па- .раллельном интегрировании неинвертированных входных сигналов, причем врем  интегрировани  входных сигналов больше длительности фронтов и ожидаемой длительности между сигналами, затем инвертировании входных сигналов, масштабном преобразовании по амплитуде и их интегрировании , формировании начала и конца выходного временного интервала при достижении проинтегрированными инвертированными сигналами нулевого уровн 

И.

Устройство дл  реализации способа содержит два одинаковых канала преобразовани , каждый из которых содержит интегратор, электронный ключ, компаратор , масштабный инвертор и коммутатор, а также логический элемент Неравнозначность и блок управлени  2.

Недостатком известного способа и устройства  вл етс  невозможность измерени  временных сдвигов между одиночными сигналами треугольной или трапецеидальной формы с вершиной малой длительности , а также невозможность определени  последовательности поступлени  входных сигналов.

Цель изобретени  - расширение функциональных возможностей.

Цель достигаетс  тем, что в способе преобразовани  временного сдвига между двум  сигналами, основанном на параллельном интегрировании сигналов, за врем  интегрировани  сигналов, большее длительности фронтов и ожидаемой длительности между сигналами, инвертировании сигналов, масштабном преобразовании по амплитуде и их интегрировании, формировании начала и конца выходного временного интервала при достижении

проинтегрированными инвертированными сигналами нулевого уровн , провод т параллельное преобразование мгновенных значений входных сигналов путем отслеживани  входных сигналов до достижени  мак0 симального значени  и запоминани  этого значени  на определенное врем , а затем провод т параллельное интегрирование преобразованных сигналов, а также определ ют последовательность поступлени 

5 входных сигналов.

Способ реализуетс  устройством, содержащим два одинаковых канала, каждый из которых содержит интегратор, электронный ключ, компаратор, масштабный инвер/0 тор и коммутатор, а также логический

элемент Неравнозначность и блок управлени , выход масштабного инвертора присоединен к второму входу коммутатора, выход которого подключен к входу интегра5 тора и электронного ключа, выходы которых объединены и подключены к входу компаратора , а входы компараторов обоих канала присоединены к первому и второму входам, элемента Неравнозначность, при этом

0 первый выход блока управлени  соединен с управл ющими входами коммутаторов и входами стробировани  компараторов обоих каналов, а второй его выход соединен с управл ющими входами электронных клю5 чей обоих каналов, в которое дополнительно введены устройство дл  определени  последовательности поступлени  входных сигналов и индикатор, а каждый из каналов дополнительно содержит пиковый детек0 тор, причем к входу каждого канала подключен вход пикового детектора, выход которого присоединен к входу масштабного инвертора и первому входу коммутатора, а второй вход блока управлени  соединен с

5 управл ющими входами пиковых детекторов обоих каналов, входы устройства дл  определени  последовательности поступлени  входных сигналов подключены к выходу пикового детектора каждого из

0 каналов, а выход устройства присоединен к входу индикатора.

За вленна  совокупность существенных признаков не известна ни из аналогов, ни из прототипа, позвол ет достичь постав5 ленную цель и, следовательно, соответству,- ет критерию существенные отличи .

На фиг.1 приведены временные диаграммы , по сн ющие сущность способа; на фиг.2 - блок-схема устройства дл  осуществлени  способа; на фиг.З - схема устройства

дл  определени  последовательности поступлени  входных сигналов.

Сущность предлагаемого способа заключаетс  в следующем.

Входные сигналы lh(t) и U2(t- TX) (фиг.1б,в), имеющие, например, треугольную форму, параллельно преобразовываютс  в сигналы трапецеидальной формы Oni(t) и Un2(t- гх). Это осуществл етс  путем отслеживани  входных сигналов до достижени  максимального значени  и запоминани  этого значени  на заданное врем  (фиг.1г,д). Параллельно преобразованные сигналы интегрируютс  в течение време- ни , большего длительности их фронтов и ожидаемой длительности между сигналами (фиг.Чз.и)

Uni(t)Ki/Uni(t)dt,(1)

. ти . .; - . . v ; ;; иИ2 (t) К2 / Una (t- rx) dt,(2)

.° . ::

где UMi(t), Un2(t) - напр жени , полученные соответственно в результате интегрировани  первого и второго преобразованных сигналов;

Ki Кг .. К - коэффициент передачи интеграторов;

Ти - врем  интегрировани ;

гх - измер емый временной сдвиг.

Одновременно определ ют последова-- тельность поступлени  входных сигналов

Ul(t)liU2(t-rx).

Затем инвертируют каждый из преобразованных входных сигналов и масштабируют их в одинаковое Км число раз (фигЛе.ж) UM1

Уин -

иин2 Км UM2

Км

О) (4)

где UHHI, 11ин2 - напр жени , полученные после инвертировани  и масштабного преобразовани ;

UM1, UM2- амплитуды входных сигналов. . -

Напр жени  11ин1 и 1)ин2 интегрируют далее от напр жений, полученных при интегрировании преобразованных входных сигналов до момента достижени  проинтегрированных напр жений нулевого уровн  (фиг.1з,и). Интервалы времени, в течение которых осуществл етс  интегрирование инвертированных сигналов 11ин1 и Оин2. со ответственно равны

Ki/ Uni(t)dt

T1 t6 - t4 °|. ij

IU)Hll

2/Ur

T2 tg-t4

K2 / Un2 (t - ГХ) dt :lU,H2l

т.е.

ri- (TM-t2)KM,

Т2 (Ти- .1з)КмИнтервалы времени ri и Г2 соответствуют с масштабирующим коэффициентом

10 Км интегральному времени существовани  сигналов от их начала до момента времени t4. tl Разность этих интервалов времени л и Г2 соответствует с масштабным коэффициентом Км интегральному временному сдвигу

15 между сигналами

Ги Г1 - Г2 t6-t5. (7)

Начало выходного интервала ги формируетс  в момент времени ts, а его конец - в момент времени te(фиг. 1 м). При одинаковых

20 формах входных сигналов и равных длительност х их фронтов интегральный временной сдвиг, определенный на нулевом уровне, бу- дет давать одинаковые результаты.

Устройство дл  преобразовани  вре25 менного сдвига между двум  сигналами (фиг.2) содержит каналы 1 и 2 преобразовани , блок 3 управлени  и логический элемент Неравнозначность 4. Каналы 1 и.2 преобразовани  включают пиковые детек30 торы 5 и 6, масштабные инверторы 7 и 8, коммутаторы 9 и 10, интеграторы 11 и 12, электронные ключи 13 и 14, компараторы 15 и 16, устройство 17 определени  последовательности поступлени  входных сигналов и

35 индикатор 18.

Входы пиковых детекторов 5 и 6  вл ютс  входами устройства. Пиковый детектор 5 соединен с масштабным инвертором 7, коммутатором 9 и входом устройства 17 опреде40 лени  последовательности поступлени  входных сигналов, а пиковый детектор 6 соединен с масштабным инвертором 8, коммутатором 10 и вторым входом устройства 17. Коммутатор 9 последовательно соединен с

45 интегратором 11; компаратором 15, а коммутатор 10 последовательно соединен с интегратором 12 и компаратором 16. Выходы компараторов 15 и 16 соединены с элемен- . том Неравнозначность 4, а устройство 17

50 - с индикатором 18. Блок 3 управлени  сое- . динен одним выходом с пиковыми детекторами 5 и 6 и электронными ключами 13 и 14, а другим выходом - с коммутаторами 9 и 10 и компараторами 15 и 16. Электронные клю55 чи 1.3 и 14 подключены к входам и выходам интеграторов 11 и 12.

Устройство дл  определени  последовательности поступлени  входных сигналов (фиг.З) содержит компараторы 19 и 20, логические инверторы 21 и 22, элементы И 23 и

4, элемент ИЛИ 25 и D-триггер 26. Компаратор 19 соединен с элементом И 23 и логиеским инвертором 22, а компаратор 20 - с элементом И 24 и инвертором 21. Инверторы 21 и 22 соединены с вторыми входами элементов И 23 и 24, входы прследних подключены к элементу ИЛИ 25. Элемент И 24 соединен с входом D-триггера 26, а вход С- триггера 26 соединен с входом элемента ИЛИ 25. Выход триггера 26 подключен к индикатору 18,

Блок управлени  в насто щее врем  целесообразно выполн ть на микропроцессорной базе, например на однокристальных микроЭВМ серии К 1816. Остальные узлы устройства достаточно подробно описаны в литературе.

Устройство работает следующим образом . ; - . .. . : ,. ...;

В исходном состо нии блок 3 управлени  удерживает открытыми электронные ключи 13 и 14, вследствие чего интеграторы 11 и 12 разр жены до нулевого уровн , а также преп тствует срабатыванию пиковых детекторов 5 и 6 и компараторов 15 и 16 путем подачи сигналов соответственно на управл ющие входы и на выходы стробиро- вани . Блок 3 управлени  осуществл ет запуск устройства до момента прихода первого из входных сигналов. Этот момент времени ti показан на фиг.1а. Импульсом запуска блок 3 управлени  открывает пико- вые детекторы 5 и 6, закрывает электронные ключи 13 и 14 и подключает коммутаторы 9 и 10 к выходам пиковых детекторов 5 и 6. В моменты t2 и ta на входы пиковых детекторов 5 и 6 поступают соответственно входные сигналы Ui(t) и l)2(t- Тх) (фиг.1б,в). Производитс  отслеживание входных сигналов пиковыми,детекторами 5 и 6 до достижени  максимального значени  и запоминани  этого значени  на заданное врем  (фиг. 1 г,д). Одновременно производитс  определение последовательности поступлени  входных сигналов Ui(t) и U2 (t- гх). Сэтой целью выходные сигналы пиковых детекторов 5 и 6 подаютс  на компараторы 19 и 20. Выходной сигнал компаратора 19 поступает на инвертор 22 и на первый вход логического элемента И 23, а выходной сигнал компаратора 20 - на инвертор 21 и второй вход логического элемента И 24. На другой вход логического элемента И 23 поступает выходной сигнал инвертора 21, а на первый вход логического элемента И 24 - выходной, сигнал инвертора 22. Выходные сигналы логических элементов И 23 и 24 поступают на входы логического элемента ИЛИ 25, а выходной сигнал логического элемента И 24, кроме того, поступает на D-вход D-триггера 26, на счетный вход которого приходит выходной сигнал логического элемента ИЛИ 25. Если по первому каналу

входной сигнал приходит первым, то на выходе элемента И 23 по витс  логическа  1, на выходе элемента И 24 -логический О и на выходе D-триггера - логический О. Если по второму каналу входной сигнал приходит

первым, то на выходе элемента И 23 по витс  логический О, на выходе элемента И 24 - логическа  Г и на выходе D-триггера - логическа  Г.

Одновременно производитс  параллельное интегрирование преобразованных сигналов интеграторами 11 и 12 с момента времени ti до момента времени t4, обозначенного как Ти (фиг,1з,и). Врем  интегрировани  Ти больше суммы длительности

фронта входного сигнала и ожидаемой длительности между сигналами. В момент времени ti блок 3 подключает коммутаторы 9 и 10 к выходам масштабных инверторов 7 и 8 (фиг.1е,ж) и разрешает срабатывание компараторов 15 и 16. Инвертированные масштабно преобразованные сигналы интегрируютс  от уровн , полученного при интегрировании неинвертированных преобразованных сигналов, до достижени  момента равенства выходных напр жений интеграторов 11 и 12 нулевому уровню (фиг.1з,и). В моменты времени ts и te на выходах компараторов 15. и 16 по вл ютс  рабочие перепады напр жени  (фиг.1к,л).

Масштабный коэффициент Км выбираетс  таким образом, чтобы моменты ts и te окончани  интегрировани  наступили до окончани  плоской вершины преобразованного сигнала. Выходные сигналы компараторов

15 и 16 поступают на входы логического элемента Неравнозначность 4, на выходе которого получают выходной временной интервал ти (фиг. 1м),соответствующйй сдвигу между сигналами.

Предлагаемый способ и устройство ха- растеризуютс  высокой помехоустойчивостью вследствие использовани  дл  формировани  временного интервала не

одной точки, а целого участка входного сигнала , высоким быстродействием за счет обеспечени  возможности работы с одиночными сигналами, кроме того, преобразуемый временной сдвиг не зависит от

амплитуды сигналов.

Claims (2)

1.Способ преобразовани  временного сдвига между двум  сигналами, заключающийс  в параллельном интегрировании входных сигналов в течение времени, большего длительности фронтов и ожидаемой длительности между сигналами, инвертировании проинтегрированных сигналов, масштабном преобразовании по амплитуде и их интегрировании, формировании начала и конца входного временного интервала при достижении интегрируемым сигналим нулевого уровн , о т л и ч а ю щ и и с   тем, что, с целью расширени  функциональных возможностей , осуществл ют параллельное преобразование мгновенных значений входных сигналов путем отслеживани  их значений до достижени  максимального значени  и запоминание на заданное врем , а также определ ют последовательность поступлени  входных сигналов.

2.Устройство дл  преобразовани  временного сдвига между двум  сигналами, содержащее два идентичных канала преобразовани , в состав каждого из которых вход т масштабный инвертор, коммутатор , интегратор, электронный ключ и компаратор, причем вход масштабного ин вертора соединен с первым входом коммутатора , второй вход которого подключен к выходу масштабного инвертора, а выход соединен с входом интегратора и первым входом электронного ключа, выходы которых подключены к первому входу компаратора, второй вход которого соединен с третьим входом электронного ключа и вторым входом канала преобразовани , а выход подключен к первому выходу канала преобразовани , третий вход которого соединен с вторым входом электронного ключа, блок управлени , элемент Неравнозначность.

входные шины Вход Г, Вход 2, Пуск и выходную шину Выход, котора  подключена к выходу элемента Неравнозначность , первый и второй входы которого соединены с первыми выходами соответственно первого и второго каналов преобразовани , вторые входы которых подключены к первому выходу блока управлени , второй выход которого соединен с третьими входами первого и второго каналов преобразовани , первые входы которых подключены к шинам Вход 1 и Вход 2 соответственно, а вход блока управлени  соединен с шиной Пуск, о т л и ч а ю щ е е- с  тем, что, с целью расширени  функциональных возможностей, в него дополнительно введены блок дл  определени  последовательности поступлени  входных сигналов и индикатор, а в каждый из каналов преобразовани  введен пиковый детектор , причем первый и второй входы блока дл  определени  последовательности поступлени  входных сигналов соединены с вторыми выходами соответственно первого и второго каналов преобразовани , а выход

подключен к входу индикатора, второй выход блока управлени  соединен с четвертыми в-ходами каналов преобразовани , первые входы каждого из которых подключены к первым входам пиковых детекторов,

выходы которых соединены с первыми входами коммутаторов и вторыми выходами каналов преобразовани , четвертые входы которых подключены к вторым входам пиковых детекторов.

Редактор Т.Лошкарева

Фиг.З

Составитель В.Погребенник

Техред М.МоргеиталКорректор М.Шароши