SU1720018A1 - Устройство дл измерени параметров движени - Google Patents

Abstract

Изобретение относитс  к измерению неэлектрических величин. Цель изобретени  - повышение быстродействи  и точности . При движении объекта вдоль датчиков 1 измеритель временных интервалов 3 преобразует временные интервалы в код, который используетс  вычислением 4 дл  определени  скорости, ускорени  и методической ошибки измерени  на каждом интервале движени  объекта между соседними датчиками. 1 з.п. ф-лы, 1 ил.

Description

Изобретение относитс  к измерению неэлектрических величин и может быть использовано дл  измерени  скорости линейного перемещени  движущихс  объектов по заданной траектории.

Цель изобретени  - повышение быстродействи  и точности.

Структурна  схема устройства приведена на чертеже.

Устройство содержит датчики 1. по количеству точек регистрации движущегос  объекта, элемент объединени  датчиков И 2, измеритель,3 временных интервалов, вычислитель 4, триггер 5, элемент И 6, формирователь импульсов 7, элементы задержки сигнала 8-12, делитель частоты .Вычислитель 4 состоит из делителей 14,15, суммато - ра 16, вычислител  17 и посто нной пам ти перепрограммируемого запоминающего устройства (ППЗУ) 18.

Выходы измерител  временного интервала 3 подключены к информационным входам вычислител  4, выходы датчиков 1 через элемент объединени  датчиков (например, схемы ИЛИ) 2 подключены к входу измерител  временных интервалов 3 и к S-входу триггера 5, а также к первому входу элемента И 6, второй вход которого соединен с выходом триггера 5. Первые R-вход триггера 5 соединен с основным выходом делител  частоты 13 и через первый элемент задержки сигнала 8 с первым установочным входом вычислител  4, адресные входы которого подключены к информационным выходам делител  частоты 13, выход элемента И 6 соединен через формирователь импульсов 7 с счетным входом делител  частоты 13 и через второй элемент задержки сигнала 9 - с первым стробирующим входом вычислител  4 и с входом третьего элемента задержки сигнала 10, выход которого соединен с вторым стробирующим входом вычислител  4 и с входом четвертого элемента задержки сигнала 11, выход четвертого элемента задержки сигнала соединен с третьим стробирующим входом вычислител  4, второй установочный вход вычислител  4 измерител  временных интервалов 3 и второй R-вход триггера 5 объединены и подключены к входу установки устройства в исходное

сл

кэ

00

состо ние, а первый установочный вход измерител  временных интервалов 3 подключен через п тый элемент задержки 12 к входу стробировани  вычислител  4.

В вычислителе 4 адресные входы пам - ти 16 .подключены к адресным входам вычислител  4, а выходы - к вторым входам первого делител  14, первые входы которого подключены к информационным входам вычислител  14, выходы первого делител  14  вл ютс  первыми выходами вычислител  4 и подключены к первым информацион- ным входам сумматора 16 и первым информационным входам вычитател  17, вторые информационные входы вычитател  17 подключены к выходам сумматора 16, а выходы,  вл  сь вторыми;..выходами вычислтел  4, - к вторым информационным входам второго делител  15, первые входы которого соединены с первыми входами первого делител  14, стробирующий вход первого делител  14 подключен к первомустробиру- ющему входу вычислител  4, стробирующий вход вычитател  .17 подключен к второму стробирующему входу вычислител  4, а стробирующие входы сумматора 16 и второ- го делител  15 подключены к третьему стробирующему входу вычислител  4. Первый установочный вход сумматора 16 подключен к первому установочному входу вычис- лител  4, второй установочный вход которого подключен к второму установочному входу сумматора 16. Выходы второго делител  15  вл ютс  третьими выходами вычислител  4.- .--

Устройство работает следующим образом .

В исходном состо нии триггер 5 находитс  в состо нии, обеспечивающем закры- тие элемента И 6. В пам ть ППЗУ 18 вычислител  4 занесены (запрограммированы ) по соответствующим адресам значени  интервалов между датчиками.

При по влении объекта (габаритные размеры которого меньше базового рассто ни  между датчиками 1 перед первым датчиком 1 он формирует сигнал регистрации объекта, который проходит на выход элемента объединени  датчиков И 2. При этом взводитс  триггер 5 и открываетс  элемент И 6 дл  прохождени  на его выход сигналов, поступающих с выхода элемента объединени  датчиков 2. Одновременно задним фронтом первого импульса запускаетс  из- меритель временных интервалов 3, в котором производитс  от его внутреннего генератора подсчет эталонных импульсов оцифровка промежутка времен и между двум  соседними импульсами с выхода элемента объединени  датчиков И 2, т.е. между сигналами регистрации объекта между двум  соседними датчиками 1. Второй сигнал, по вившийс  на выходе элемента объединени  датчиков 2 от второго датчика, останавливаетс  по переднему фронту измерительного процесса блока 3. Этот же сигнал, пройд  через элемент И 6, поступает на вход формировател  импульсов 7, где выдел етс  его передний фронт, по которому срабатывает делитель частоты 3, устанавлива  на адресных входах вычислител  4 код, соответствующий запрограммированной в пазу 18 длине первого базового рассто ни  (между первым и вторым датчиками 1), при этом на выходе ППЗУ 18 выставл етс  код, соответствующий этому рассто нию ASi, а через врем , необходимое дл  завершени  процесса установки этого кода, которое задаетс  вторым элементом задержки сигнала 9, стробируетс  делитель частоты 14 в котором осуществл етс  -операци  делител  кода, соответствующего базовому рассто нию ASi, и когда на выходе измерител  временного интервала 3, т.е. кода,соответствующего времени прохождени  объекта рассто ни  ASi после операции делени  по стробирующему сигналу на выходе первого делител  14 и, следовательно , на первом выходе устройства про вл етс  код, соответствующий V . .1 через

врем , задаваемое третьим элементом задержки сигнала 10, которое обеспечивает надежное установление кодовой информации на выходе первого делител  частоты 14, стробируетс  вычислитель 17, в котором осуществл етс  вычитание из кода на выходе сумматора 16 кода на выходе первого делител  14, где определ етс  средн   скорость на интервале времени, до этого в сумматоре 16 накапливаетс  код, который соответствует значению скорости V Н| (в исходном состо нии VH| 0) в результате операции на выходе вычитател  17 получаетс  код, соответствующий VMI, т.е. методической погрешности измерени  скорости. Через врем , задаваемое четвертым элементом задержки сигнала 11, формируетс  сигнал стробировани  .второго делител  частоты 15 и сумматора 16. Врем  задержки сигнала выбираетс  из услови  окончани  переходных процессов установки кода на выходе вычислител  17. При стробировании второго делител  15 в нем осуществл етс  операци  а

.mv.авсумматоре 16операци , VHI-JH

Уф) + AMvi , далее устройство измерени  скорости повтор ет свой цикл измерени  скорости между вторым и треть им ,третьим и четвертым и т.д датчиками. После прохождени  всех датчиков срабатывает делитель частоты 13 по своему основному выходу, что приводит триггер 5 в исходное рассто ние, а через врем , несколько боль- шее, чем л + г г + тз, сбрасываетс  в исходное состо ние и сумматор 16 и устройство подготавливаетс  дл  замера скорости в новом замере, через врем , задаваемое п тым элементом задержки сигнала 12, сбрасывает- с  в исходное состо ние и измеритель временных интервалов 3.

Claims (2)

1. Формула изобретен И   1. Устройство дл  измерени  параметров движени , содержащее датчики, изме- ритель временного интервала, вычислитель, триггер, элемент задержки, делитель частоты , формирователь импульсов, отличающеес  тем, что, с целью повышени  быстродействи  него дополнительно введены элемент объединени  датчиков, элемент И, второй, третий, четвертый и п тый элементы задержки сигнала, причем выходы да,тчи- ков через элементы объединени  датчиков подключены к входу измерител  временных интервалов и к S-входу триггера, а также к первому входу элемента И, второй вход которого соединен с выходом триггера, пер- Е1ый R- вход которого соединен с выходом делител  частоты и через первый элемент задержки сигнала - с первым установочным входом вычислител , адресные входы которого подключены к информационным выходам делител  частоты, выход элемента И соединен через формирователь импульсов с счетным входом делител  частоты, который через второй элемент задержки сигнала соединен с первым стробирующим входом вычислител  и входом третьего элемента задержки сигнала, выход которого соеди- нен с вторым стробирующим входом вычислител  и с входом четвертого элемента задержки сигнала, выходом соединенного с третьим стробирующим входом вычислите

   л , второй установочный вход вычислител , измерител  временных интервалов и второй R-вход триггера объединены и подключены к входу установки устройства в исходное состо ние, а первый установочный вход измерител  временных интервалов подключен через п тый элемент задержки сигнала к входу стробировани  вычислител , входы которого подключены к выходам измерител  временных интервалов .
2. 2. Устройство по п. 1,отличающее- с   тем, что, с целью повышени  точности, вычислитель содержит блок пам ти, два делител , сумматор и вычитатель, адресные входы блока пам ти подключены к адресным входам вычитател , а выходы - к вторым входам первого делител , первые входы которого подключены к информационным входам вычислител , входы первого делител   вл ютс  первыми выходами вычислител  и подключены к первым информационным входам сумматора и первым информационным входам вычитател , вторые информационные входы которого подключены к выходам сумматора, а выходы,  вл  сь вторыми выходами вычислител , подключены к вторым информационным входам второго делител , первые входы которого соединены с первыми входами первого делител , стробирующий вход первого делител  подключен к первому стробирую- щему входу вычислител , стробирующий вход вычитател  подключен к второму стро- бирующему входу вычислител , а стробиру- ющие входы сумматора и второго делител  подключены к третьему стробирующему входу вычислител , первый установочный вход сумматора подключен к первому установочному входу вычислител , второй установочный вход которого подключен к второму установочному входу сумматора, выходы второго делител   вл ютс  третьими выходами вычислител . ,

   ймУ