SU1693714A1

SU1693714A1 - Phase detector

Info

Publication number: SU1693714A1
Application number: SU894711280A
Authority: SU
Inventors: Александр Владимирович Колосов
Original assignee: Предприятие П/Я Г-4149
Priority date: 1989-06-26
Filing date: 1989-06-26
Publication date: 1991-11-23

Abstract

Изобретение относитс к радиотехнике и может использоватьс в системах фазовой автоподстройки частоты. Цель изобретени - расширение диапазона рабочих частот. Фазовый детектор содержит два D-триггера 3 и 4, выходы которых соединены с входами зар дно-разр дной цепи 1. подключенной выходом через фильтр 2 нижних частот к выходу детектора; два формировател 5 и 7 импульсов и два инвертора 6 и 8. Вход первого формировател 5 соединен с входной шиной, и его выход соединен с входом синхронизации первого D-триггера З и через инвертор б - с входом сброса и D-входом второго D-триггера 4. Вход второго формировател 7 соединен с второй входной шиной , а его выход соединен с тактовым входом второго D-триггера 4 и через инвертор 8 - с входом сброса и D-входом первого D-триггера З, 1 ил.The invention relates to radio engineering and can be used in phase locked loop systems. The purpose of the invention is to expand the range of operating frequencies. The phase detector contains two D-flip-flops 3 and 4, the outputs of which are connected to the inputs of a charge-discharge circuit 1. connected by an output through a low-pass filter 2 to the output of the detector; two shapers 5 and 7 pulses and two inverters 6 and 8. The input of the first shaper 5 is connected to the input bus, and its output is connected to the synchronization input of the first D-flip-flop 3 and through inverter b - to the reset input and the D-input of the second D-flip-flop 4. The input of the second driver 7 is connected to the second input bus, and its output is connected to the clock input of the second D-flip-flop 4 and through the inverter 8 to the reset input and the D-input of the first D-flip-flop 3, 1 Il.

Description

Изобретение относится к радиотехнике: и может использоваться а системах фазовой автоподстройки частоты,The invention relates to radio engineering: and can be used in phase-locked loop systems,

Цель изобретения - расширение диапазона рабочих частот.The purpose of the invention is the expansion of the range of operating frequencies.

На чертеже представлена функциональная электрическая схема предлагаемого фазового детектора,The drawing shows a functional electrical diagram of the proposed phase detector,

Предлагаемый фазовый детектор содержит зарядно-разрядную цепь 1, фильтр 2 нижних частот, первый 3 и второй 4 Dтриггеры, последовательно соединенные первый формирователь 5 импульсов и второй инвертор 6 и последовательно соединенные второй формирователь 7 импульсов и первый инвертор 8,The proposed phase detector comprises a charge-discharge circuit 1, a low-pass filter 2, the first 3 and second 4 D triggers, the first pulse shaper 5 and the second inverter 6 connected in series and the second pulse shaper 7 and the first inverter 8 connected in series

Предлагаемый фазовый детектор работает следующим образом.The proposed phase detector operates as follows.

На вход первого формирователя 5 импульсов поступает сигнал частоты fi, который после преобразования в формирователе импульсов имеет необходимую длительность ц. На вход второго формирователя 7 импульсов поступает сигнал частоты f2, который после преобразования в формирователе импульсов также имеет необходимую длительность t2. В случае неравных (кратных) частотах, т.е. если f2 = n fi, где η = 1, 2, 3... должно выполняться неравенство ti < Т2.At the input of the first pulse shaper 5, a frequency signal fi is received, which after conversion in the pulse shaper has the required duration c. At the input of the second pulse shaper 7, a frequency signal f2 is received, which after conversion in the pulse shaper also has the required duration t2. In the case of unequal (multiple) frequencies, i.e. if f2 = n fi, where η = 1, 2, 3 ... the inequality ti <T2 must hold.

В случае опережения по фазе импульсов частоты f2 относительно импульсов частоты fi в единичное состояние взводится второй D-триггер 4. При этом длительность импульса на выходе второго D-триггера 4 определяется разностью фаз положительного фронта импульса, поступающего на тактовый вход и фазой отрицательного фронта импульса, поступающего на вход сброса второго D-триггера.If the phase pulses of the frequency f2 are ahead of the frequency pulses of fi, the second D-trigger 4 is charged to a single state. In this case, the pulse duration at the output of the second D-trigger 4 is determined by the phase difference of the positive pulse front arriving at the clock input and the phase of the negative pulse front, arriving at the reset input of the second D-trigger.

Аналогично работает фазовый детектор в случае отставания по фазе импульсов частоты f2 относительно импульсов частоты fi. В.этом случае в единичное состояние взводится первый D-триггер 3.The phase detector works similarly in the case of a phase lag of pulses of frequency f2 relative to pulses of frequency fi. B. In this case, the first D-trigger 3 is cocked into a single state.

Таким образом, фазовый детектор обеспечивает чувствительность по знаку фазового рассогласования: импульсы появляются либо на выходе первого D-триггера 3, либо на выходе второго D-триггера 4. Зарядно разрядная цепь 1 может иметь различные варианты исполнения, в том числе и в виде двух последовательно соединенных по постоянному току полевых транзисторов, затворы которых являются входами зарядно-разрядной цепи 1 и соединены соответственно с выходами первого 3 и второго 4 D-триггеров. В этом случае при появлении импульсов на выходе первого Dтриггера 3 выходное напряжение фазового детектора увеличивается, а при появлении импульсов на выходе второго D-триггера 4 уменьшается.Thus, the phase detector provides sensitivity according to the sign of the phase mismatch: pulses appear either at the output of the first D-trigger 3, or at the output of the second D-trigger 4. The charge-discharge circuit 1 can have various versions, including two in series connected by direct current field-effect transistors, the gates of which are the inputs of the charge-discharge circuit 1 and are connected respectively to the outputs of the first 3 and second 4 D-flip-flops. In this case, when pulses appear at the output of the first D trigger 3, the output voltage of the phase detector increases, and when pulses appear at the output of the second D trigger 4 decreases.

Предлагаемый фазовый детектор позволяет сравнивать по фазе не только сигналы с равными входными частотами, но и сигналы, частоты которых являются кратными. Поэтому фазовый детектор может быть использован в контуре ФАПЧ с умножением частоты, при этом отсутствует необходимость использования делителя частоты в цепи обратной связи. Диапазон рабочих частот определяется выбранным диапазоном кратности входных частот и быстродействием элементной базы.The proposed phase detector allows you to compare in phase not only signals with equal input frequencies, but also signals whose frequencies are multiple. Therefore, a phase detector can be used in the PLL with frequency multiplication, while there is no need to use a frequency divider in the feedback circuit. The range of operating frequencies is determined by the selected range of input frequencies and the speed of the element base.

Claims

Claim

A phase detector comprising a charge-discharge circuit and a low-pass filter connected in series, the output of which is the output of a phase detector, as well as the first and second D-triggers, the outputs of which are connected to the inputs of the charge-discharge circuit, characterized in that, in order to expand the range operating frequencies, the first pulse shaper is introduced in series, the input of which is the first input of the phase detector, and the output is connected by the clock input of the first D-trigger, and the second inverter, the output of which is is dined with the reset input and with the information input of the second D-trigger, as well as a second pulse shaper connected in series, whose input is the second input of the phase detector, and the output is connected to the clock input of the second D-trigger, and the first inverter, the output of which is connected to the reset input and with the information input of the first D-trigger.