SU1683003A1

SU1683003A1 - Logical vector classifier

Info

Publication number: SU1683003A1
Application number: SU894721267A
Authority: SU
Inventors: Алексей Станиславович Бессонов; Николай Николаевич Евтихиев; Владимир Федорович Папуловский; Валерий Николаевич Сведе-Швец; Владимир Давыдович Соболев
Original assignee: Московский институт радиотехники, электроники и автоматики
Priority date: 1989-07-20
Filing date: 1989-07-20
Publication date: 1991-10-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в системах обработки логической информации , например, в устройствах распознавани , Цель изобретени - расширение функциональных возможностей за счет произвольного выбора числа классов от 1 до N (N - размерность входного вектора) и количества единичных бит в каждом классе от 1 до т-1 (т - разр дность настроечных входов группы). Классификатор содержит треугольную матрицу процессорных модулей. Цель изобретени достигаетс за счет возможности перенастройки процессорных модулей . 2 ил.The invention relates to computing and can be used in processing systems of logical information, for example, in recognition devices. The purpose of the invention is to expand the functionality by randomly choosing the number of classes from 1 to N (N is the dimension of the input vector) and the number of unit bits in each class from 1 to t-1 (t is the width of the group's tuning inputs). The classifier contains a triangular matrix of processor modules. The purpose of the invention is achieved due to the possibility of reconfiguring the processor modules. 2 Il.

Description

Изобретение относитс к цифровой вычислительной технике и может быть исполь- зовано дл обработки логической информации, например в системах распознавани .The invention relates to digital computing and can be used to process logical information, for example, in recognition systems.

Цель изобретени - расширение функциональных возможностей классификатора за счет произвольного выбора числа классов от 1 до N (N - размерность входного вектора) и количества единичных бит в каждом классе от 1 до т-1 (т - разр дность настроечных входов группы).The purpose of the invention is to expand the functionality of the classifier due to an arbitrary choice of the number of classes from 1 to N (N is the dimension of the input vector) and the number of single bits in each class from 1 to m-1 (t is the size of the configuration inputs of the group).

На фиг. 1 приведена структурна схема классификатора; на фиг. 2 - процессорный модуль.FIG. 1 shows a block diagram of the classifier; in fig. 2 - processor module.

Классификатор (фиг. 1) содержит группу информационных входов 1| (1, N), группу настроечных входов 2|, группу выходов 3i и треугольную матрицу процессорных модулей 4i (1,, I-J 0), Каждый процессорный модуль 4ij (фиг. 2) содержит инвертор 5, элемент И 6, информационные вход 7 и выход 8, настроечные вход 9 и выход 10, логические блоки 11i (, т-1), каждый из которых, в свою очередь, содержит элемент И 12 и элемент ИЛИ 13,The classifier (Fig. 1) contains a group of information inputs 1 | (1, N), a group of tuning inputs 2 |, a group of outputs 3i and a triangular matrix of processor modules 4i (1 ,, IJ 0), Each processor module 4ij (Fig. 2) contains an inverter 5, element 6, information input 7 and output 8, setup input 9 and output 10, logical blocks 11i (, t-1), each of which, in turn, contains the element AND 12 and the element OR 13,

Классификатор логического вектора вл етс настраиваемым устройством. Настройка осуществл етс подачей на группу i зстроечных входов чисел ,- Дм , задан- в нормализованном унитарном коде Д| {н-ь 1|2...-.....1|п|Различнь1е значени этих чисел соответствуют различным режимам работы.The logical vector classifier is a configurable device. The adjustment is made by feeding to the group i the building inputs of the numbers, - Dm, defined in the normalized unitary code D | {nb 1 | 2 ...-..... 1 | n | Different values of these numbers correspond to different modes of operation.

Если Дт Д2.., то реализуетс режим подсчета единичных бит во входном векторе.If Dt D2 .., then the mode of counting single bits in the input vector is implemented.

Если Д1 Д2.. то реализуетс деление количества единичных бит n( a ) входного вектора а на число Д) .If D1 D2 .. then the division of the number of single bits n (a) of the input vector a by the number D) is realized.

ОABOUT

ыs

Если числа AI различны, то реализуетс режим классификации входного вектора а в зависимбсти от количества единичных бит n( a ) по классам Оэ, QI.....Q,а е Оо, если п ( а ) € О, Я1 1 ;If the AI numbers are different, then the classification mode of the input vector a is realized depending on the number of single bits n (a) according to the classes Oe, QI ..... Q, a e Oo, if n (a) € O, A1 1;

а е QI, если п ( а ) е Ai, Ai + aeQ, если п( а ) 6 Ai + A2,Ai -fAa +Лзa e QI, if n (a) e Ai, Ai + aeQ, if n (a) 6 Ai + A2, Ai -fAa + Lz

L-2 L-1L-2 L-1

а е flL-i, если n( GOeQJ AI I - j j« e flL-i if n (GOeQJ AI I - j j "

где АО, AiAt-1- длины интервалов значений количества единичных бит соответствующих классов;where AO, AiAt-1 is the length of the intervals of values of the number of single bits of the corresponding classes;

L - количество классов.L is the number of classes.

Первый и второй режимы работы вл ютс частными случа ми третьего режима. Рассмотрим третий режим работы классификатора .The first and second modes of operation are special cases of the third mode. Consider the third mode of the classifier.

Каждый процессорный модуль выполн ет функции согласно таблице.Each processor module performs functions according to the table.

Как следует из таблицы, в каждом столбце процессорных модулей 4 реализуетс операци вычитани из текущего логического вектора 05ВЫХ, который может быть рассмотрен , как число в разреженном унитарном коде, числа k в нормализованном унитарном коде. При этом в выходном логическом векторе данного столбца Л|вых« на AI единичных бит меньше, чем во входном О)вых. , следовательно, если в текущем логическом векторе при его прохождении слева направо (см. фиг. 1) число единичных бит ri( а ) AJ , то на l-м выходе группы формируетс сигнал логического нул . Если п( а) fa , то на 1-м выходе группы формируетс сигнал логической единицы .As follows from the table, each column of processor modules 4 implements the operation of subtracting from the current logical vector 05, OX, which can be considered as a number in a sparse unitary code, the number k in a normalized unitary code. At the same time, in the output logical vector of this column, L | output «on AI, the unit bits are less than in the input O) output. therefore, if in the current logical vector as it passes from left to right (see Fig. 1) the number of single bits ri (a) AJ, then a logical zero signal is generated at the l-th output of the group. If p (a) fa, then at the 1st output of the group a signal of a logical unit is formed.

Таким образом, на выходах группы классификатора формируетс результат в нормализованном унитарном коде, соответствующий номеру класса, которому принадлежит входной вектор.Thus, at the outputs of the classifier group, the result is formed in the normalized unitary code corresponding to the class number to which the input vector belongs.

Claims

The invention has a logical vector classifier containing a triangular matrix of pasMepj p Stags of N processor modules (l, j) (l, N, i-J 0, N is the dimension of the input vector), with the 1st input of the group of information inputs of the classifier connected to

information input (1,1) -th processor module, information input (I, k) -th processor module is connected to the information output (I, k-1} -th processor module (, N). 1st input group

Classifier configuration inputs are connected to the configuration input of the (1,1) processor module, the configuration input of (k, l) -ro processor module (, N-1) is connected to the configuration output (k-1, fj-ro of the processor module The tuning outputs of the (I, N) -x processor modules form a group of classifier outputs, characterized in that, in order to extend the functionality due to an arbitrary choice of the number of classes from 1 to N and the number of single bits in each class from 1 to m-1 (m is the size of the tuning inputs of the group), each processor module in full with the possibility of implementing

following function:

Leih Aeh - Svh if Aeh 0; Oj

Evykh

Awy Evyh

About EVH

}

if lvh oh

where Deh and Avih are values respectively on the tuning input and output of the processor module;

Aax and Aux - values respectively at the information input and output of the processor module.

3233

FIG. I

LH

9 l

;

. -.

// L N / Y

I

R