SU1674062A1 - System for program control of process equipment - Google Patents
System for program control of process equipment Download PDFInfo
- Publication number
- SU1674062A1 SU1674062A1 SU894680467A SU4680467A SU1674062A1 SU 1674062 A1 SU1674062 A1 SU 1674062A1 SU 894680467 A SU894680467 A SU 894680467A SU 4680467 A SU4680467 A SU 4680467A SU 1674062 A1 SU1674062 A1 SU 1674062A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- output
- software
- outputs
- Prior art date
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- Control By Computers (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в АСУТП. Система содержит вычислитель 1, тактовый генератор 2, системный контроллер 3, буфер адреса 4 и элемент ИЛИ 6. С целью упрощени модификации системы введены M программно независимых модулей 5.1 - 5.M, где M - количество технологических объектов. Каждый программно независимый модуль содержит посто нную пам ть, оперативную пам ть, дешифратор адреса пам ти, дешифратор устройств ввода-вывода, шинные формирователи ввода-вывода, два триггера, три элемента ИЛИ, два элемента И, два элемента задержки, одновибратор. 3 ил.The invention relates to computing and can be used in a process control system. The system contains a calculator 1, a clock generator 2, a system controller 3, an address buffer 4 and an element OR 6. To simplify the modification of the system, M software-independent 5.1 modules are entered - 5.M, where M is the number of technological objects. Each software independent module contains a permanent memory, a random access memory, a memory address decoder, an input / output device decoder, bus I / O drivers, two triggers, three OR elements, two AND elements, two delay elements, and a single-shot. 3 il.
Description
Изобретение относитс к рычислигель- ной технике, о частности, к системам ппо- граммного управлени .ибких производственных модулей АСУ ТП и может быть использовано дл быстрой модификации производств в услови х невысокой квалификации персонала.The invention relates to numerical technique, in particular, to the program management systems of the flexible production modules of the automated process control system and can be used to quickly modify the production in conditions of low qualification of personnel.
Цель изобретени - упрощение моди- цичации системы пользователю с низкой квалификацией,The purpose of the invention is to simplify the modification of the system to a user with low qualifications,
На Фиг,1 изображена фукциональна схема предлагаемой системы дл программного управлени технологическим оборудованием , на фиг.2 - функциональна схема одного из программно-независимых модулей; на фиг.З - временна диаграмма начального сброса, запуска первого модул и пепедэмч упрапленич соседнему модулюFig. 1 shows a functional scheme of the proposed system for software control of the process equipment; Fig. 2 is a functional diagram of one of the software independent modules; on fig.Z - timing diagram of the initial reset, the launch of the first module and peepemchich upraplenich neighboring module
Оуцнг; гь изобрет°нич заключаетс в упрощении модификации системы пользо- тателю с низкой квалификацией путем введени дисциплины последовательной циклической рабпты с программно-незави- ,р-иыми модул ми.Ouzng; The invention has nothing to simplify the modification of a system to a user with low qualifications by introducing the discipline of sequential cyclic work with program-independent p-modules.
Суть попой дисциплины заключаетс : в i,i эльчом обнулении всех npoi раммно-не- саьисимнх модулей; активировании перво- 10 независимого модул по окончании сигнала начального сброса, обработке ин- i; ормации, подключенной к данному активированному модулюи выдаче соответствующих управл ющих воздействий в соответствии с алгоритмом, закрепленным за данным модулем. Каждый модуль несет программу работы с ним микропроцессора; блокировке модул по окончанию работы микропроцессора с ним, причем последн команда должна быть командой загрузки е счетчик команд нулевой инфор- мзции; установке признака непервого включени модул и использовании этого признака дл работы с данным модулем в очередных его включени х; передаче уп- ргв-ени соседнему модулю путем его активировани ; активировании первого модул по окончании работы с последним модулем.The essence of booty discipline is: in i, i by elch zeroing all npoi frame-independent modules; activation of the first 10 independent module at the end of the initial reset signal, in-i processing; the information connected to the activated module and the issuance of the appropriate control actions in accordance with the algorithm assigned to this module. Each module carries a program of work with it a microprocessor; blocking the module at the end of the microprocessor's work with it, the latter command being the load command and the zero information command counter; setting the sign of the module not being turned on for the first time and using this sign for working with this module in its next power-ups; the transfer of control to a neighboring module by activating it; activating the first module after finishing work with the last module.
Таким образом аппарагно задаетс циклическа обработка модулей.In this way, the modules are machined cyclically.
Система дл программного управлени гс -мологичоскими процессами содержит вычислитель 1, содержащий выходы адреса 1.1, выходи/входы данных 1 2, выходы управлени 1.3, тактовые входч нерпой 1.4 и пгорой 1 Г фаз, вход сброса 1 б, РХОД готовности 1.- , синхргмнзацим 1 8, такто вый iei;r,p 4iop 1, содержащий и/ пды 1 2 2 почкпючечи кварцевого резонатор вход си N pi. шэации 3, тактовые выходы первой 7. 4 и второй 2 5 фаз, вы;од сброса 2 6,The system for software control of rms processes consists of calculator 1 containing the outputs of address 1.1, data outputs / inputs 1 2, control outputs 1.3, clock inputs 1.4 and pulse 1 G of phases, reset input 1 b, READY 1, sync, sync 1 8, clockwise iei; r, p 4iop 1, containing and / pda 1 2 2 substation quartz resonator input ni pi. 3, clock outputs of the first 7. 4 and second 2 5 phases, you; od reset 2 6,
выход i отовности 2 , выход синхронизации 2 8, системный контроллер 3, содержащий выходы/входы данных 3 1, вл ющиес шиной данных (DB) системы, выходы управлеии 3 2, вл ющиес шиной управлени системы (СВ), буфер адреса 4,. содержащий выходы 4 1, вл ющиес шиной адреса (АВ) системы, программно-независимые модули 5.1-Б.гл . содержащие информационныеoutput i of accuracy 2, synchronization output 2 8, system controller 3 containing data outputs / inputs 3 1, which are the system data bus (DB), control outputs 3 2, which are the system control bus (CB), address buffer 4 ,. containing outputs 4 1, which are the address bus (AV) of the system, software-independent modules 5.1-B.gl. containing informational
0 входы (каналы ввода информации)5.1 - 5.пт0 inputs (input channels) 5.1 - 5.pt
1, информационные выходы (каналы вывода информации)5.1,2-5.m 2, выходы передачи управлени 5.1.3-5.т.3, входы запуска 5.1.4-5.т 4, элемент ИЛИ 6, вход сброса 7,1, information outputs (information output channels) 5.1.2-5.m 2, control transfer outputs 5.1.3-5.t.3, start inputs 5.1.4-5.t 4, element OR 6, reset input 7,
5 вход готовности 8, вход запроса прерывани 9, вход захвата 10, выход ожидани 11, выход разрешени прерывани 12, каждый программно-независимый модуль содержит посто нную пам ть 13, оперативную пам ть5 ready input 8, interrupt request input 9, capture input 10, idle output 11, interrupt enable output 12, each software-independent module contains a permanent memory 13, random access memory
0 14, дешифратор адреса пам ти 15. дешифратор устройств ооо / ывода 16, шинные формирователи ввода/иывода 17, первый триггер 18, три элемента ИЛИ программно- независимого модул 19,20.21, два элемен5 та И 22, 23, два элемента задержки 24, 25, одновибрагор 26, второй тригер 270 14, the decoder of the memory address 15. the decoder of the LLC / OUT 16 devices, the bus I / O output 17, the first trigger 18, three elements OR software-independent module 19,20.21, two elements AND 22, 23, two delay elements 24 , 25, single-action 26, second trigger 27
Первый 2,1 и второй 2 2 входы тактового генератора 2 подключены к кварцевому резонатору, Третий и четвертый входы так0 тового генератора 2 вл ютс входами сброса 7 и готовности 8 системы соответственно. П тый вход 2 3 тактового генератора 2 подключен к выходу синхронизации 1.8 вычислител 1. Первый 2 4. иThe first 2.1 and second 2 2 inputs of the clock generator 2 are connected to a quartz resonator. The third and fourth inputs of the clock generator 2 are the reset inputs 7 and system readiness 8, respectively. Fifth input 2 3 clock generator 2 is connected to the output of synchronization 1.8 calculator 1. First 2 4. and
5 второй 2 5 тактовые выходы тактового генератора 2 подключены к первому 1.4. и второму 1 5 тактовым входам вычислител 1 соответственно. Выходы сброса 2 6 и готовность 2.7 тактового генератора 2 подключе0 ны к входам сброса 1 6 и готовности 1.7 вычислител 1 соответственно. Выход синхронизации 2 3 тактового генератора 2 подключен к FT.оду синхронизации системного контроллера 3. Входы запроса прерывани 5 second 2 5 clock outputs of the clock generator 2 are connected to the first 1.4. and the second 1 5 clock inputs of the calculator 1, respectively. Reset outputs 2 6 and readiness of 2.7 clock generator 2 are connected to reset inputs 1 6 and readiness 1.7 calculator 1, respectively. Sync output 2 3 clock generator 2 is connected to FT. Synchronization code of system controller 3. Interrupt request inputs
5 и захвата вычислител 1 вл ютс входами запроса прерывани 9 и захвата 10 системы соответственно.5 and the capture of the calculator 1 are the inputs of the interrupt request 9 and the system capture 10, respectively.
Выходы ожидани и разрешени прерывани вычислител 1 вл ютс выходамиThe idle and enable outputs of calculator 1 are the outputs
0 ожидани 11 и разрешени прерывани 12 системы соответственно. Выходы/входы данных 1.2 вычислител 1 подключены к входам/выходам системного контроллера 3 Выходы управлени 1.3 вычислител 10 wait 11 and enable interrupt 12 system respectively. The outputs / inputs of data 1.2 of the calculator 1 are connected to the inputs / outputs of the system controller 3 The control outputs 1.3 of the calculator 1
5 подключены к входам управлени сис емно- го контроллера 3, выходы управлени кото рого вл ютс шиной упраглени 3 2 сигтемы, выходы/вхолн которого вл ютс шиной данных 3.1 системы. Адресные выхи- лн i 1 вычислител 1 .юдключпны инфор5 are connected to the control inputs of the system controller 3, the control outputs of which are the control bus 3 2 sigtems, the outputs / waves of which are the system data bus 3.1. Addressable i 1 calculator 1. On-off information
мационным входам буфера адреса 4, выходы которого вл ютс шиной адреса 4 1 системы . Инверсный вход разрешени буфера адреса 4 подключен к разр ду выходов управлени 1.3 вычислител 1 Подтверждение захвата. Адресные входы, входы/выходы данных и входы управлени всех программно-независимых модулей 5.1- 5.т подключены к шине адреса 4.1 данных 3.1и управлени 3.2 системы соответственно . Входы сброса всех программно-незави симых модулей 5.1-5.т подключены к выходу сброса 2.6 тактового генератора 2, к которому подключен и первый вход элемента ИЛИ 6. Выход элемента ИЛИ подключен к входу запуска 5.1.4 первого программно-независимого модул 5.1. Выходы передачи управлени 5.1.3-5.т-1.3 каждого программно-независимого модул 5.1-5.т-1 подключены к входу запуска 5.2.4- 5.т.4 следующего по номеру программно- независимого модул 5.1-5.ГП-1. Выход передачи управлени 5.т 3 последнего программно-независимого модул 5 подключен к второму входу элемента ИЛИ 6. Информационные входы 5.1.1-5.гл.1 и информационные выходы 5.1.2-5.т.2 программно-независимых модулей вл ютс группами информационных входов и выходов системы соответственно.address 4 buffer inputs, the outputs of which are the address bus 4 1 of the system. The inverse of the resolution of the address buffer 4 is connected to the control output 1.3 of the calculator 1 Confirmation of the capture. The address inputs, data inputs / outputs and control inputs of all software-independent modules 5.1-5. Are connected to the address bus 4.1 data 3.1 and control 3.2 of the system, respectively. The reset inputs of all software-independent modules 5.1–5. T are connected to the output 2.6 of the clock generator 2, to which the first input of the OR 6 is connected. The output of the OR element is connected to the start input 5.1.4 of the first software-independent module 5.1. The control transfer outputs 5.1.3-5. T-1.3 of each software-independent module 5.1-5. T-1 are connected to the start input 5.2.4-5.t.4 of the next program-independent module 5.1-5. 5.GP- one. The transfer control output 5.t3 of the last software independent module 5 is connected to the second input of the element OR 6. Information inputs 5.1.1-5. Ch.1 and information outputs 5.1.2-5.t.2 of software independent modules are groups of information inputs and outputs of the system, respectively.
В каждом программно-независимом модуле 5.1-5.ГП адресные входы посто нной 13 и оперативной 14 пам ти, дешифратора адреса пам ти 15 и дешифратора устройств ввода/вывода 16 подключены к адресным входам 4.1 программно-независимого модул . Входы/выходы 3.1 данных модул подключены к выходам/входам оперативной пам ти 14, шинных формирователей ввода/вывода 17 и выходам посто нной пам ти 13. Первый и второй входы первого элемента ИЛИ программно-независимого модул 19 подключены к разр дам Чтение пам ти . Запись в пам ть входов управлени 3.2 модул соответственно. Выход первого элемента ИЛИ программно-независимого модул 19 подключен к первому входу первого элемента И 22, второй вход которого подключен к выходу первого триггера 18 и к второму входу второго элемента И 23. Выход первого элемента И 22 подключен к входу выборки кристалла дешифратора адреса пам ти 15. Вход разрешени посто нной пам ти 13 подключен к разр ду Чтение пам ти входов управлени 3.2 программно-независимого модул . Вход выборки кристаллов блока посто нной пам ти 13 подключен к первому выходу 15.1 дешифратора адреса пам ти 15, второй выход 15.2 которого подключен к входу выборки кристалла блока оперативной пам ти 14. вход записи которой подключен к разр ду Запись в пам ть входов управлени 3.2 программно-независимого модул . Третий 5 выход 15.3 дешифратора адреса пам ти 15 подключен к входу первого элемента задержки 24. Первый и второй входы FSTOporo элемента ИЛИ 20 программно-независимо го модул подключены к разр дам Ввод изIn each software-independent module 5.1-5. GPU, the address inputs of a constant 13 and 14 operational memory, a memory address decoder 15, and an input / output device decoder 16 are connected to the address inputs 4.1 of a software-independent module. The inputs / outputs 3.1 of the module are connected to the outputs / inputs of the RAM 14, bus I / O drivers 17 and the outputs of the fixed memory 13. The first and second inputs of the first element OR of the software-independent module 19 are connected to the RAM read memory. Record in the memory of control inputs 3.2 module, respectively. The output of the first element OR software-independent module 19 is connected to the first input of the first element AND 22, the second input of which is connected to the output of the first trigger 18 and to the second input of the second element AND 23. The output of the first element 22 is connected to the sample input of the memory address decoder chip 15. The input of the resolution of the permanent memory 13 is connected to the read section of the memory of the control inputs 3.2 of the software-independent module. The input of the chip sampling of the permanent memory 13 is connected to the first output 15.1 of the memory address decoder 15, the second output 15.2 of which is connected to the chip sampling input of the working memory block 14. the recording input of which is connected to the discharge Record in the memory of the control inputs 3.2 software -independent module. The third 5 output 15.3 of the address address decoder 15 is connected to the input of the first delay element 24. The first and second inputs of the FSTOporo of the element OR 20 of a program-independent module are connected to bits. Input from
0 устройства ввода, Вывод в устройство вывода входов управлени 3.2 программно- независимого модул . Выход которого элемента ИЛИ 20 программно-независимого модул подключен к первому входу вто5 рого элемента И 23, выход которого подключен к входу выборки кристалла дешифратора устройств ввода/выподэ 16. Группа выходов 16.1 дешифратора устройств ввода/вывода 16 подключена к вхо0 ,дам выборки кристалла шинных формирователей устройств ввода/вывода 17, входы разрешени которых подключены к разр ду Ввод из устройства ввода входов управлени 3.2 программно-независи5 мого модул . Второй выход 16.2 дешифратора устройств ввода/вывода 16 подключен к входу установки второго триггера 27. Входы шинных формирователей устройств ввода/вывода 17 вл ютс 0 input device, Output to the output device of the control inputs 3.2 software independent module. The output of which element OR 20 of a software-independent module is connected to the first input of the second element 23, the output of which is connected to the sample input of the decoder chip of input / output devices 16. A group of outputs 16.1 of the input / output device decoder 16 is connected to input 0, and the bus chip sampling of the drivers of input / output devices 17, whose resolution inputs are connected to the unit. Input from the input device of control inputs 3.2 of the software-independent module. The second output 16.2 of the I / O decoder 16 is connected to the installation input of the second trigger 27. The inputs of the bus driver of the I / O devices 17 are
0 информационными входами 5.т. 1-го программно-независимого модул 5.I. Выходы шинных формирователей устройств вво- да/выьода 17 вл ютс информационными выходами 5.i2l-ro программно-независимо5 го модул 5.i. Выход второго триггера 27 подключен к входу одного из шинных формирователей ввода/вывода 17.0 information entry 5.t. 1st software-independent module 5.I. The outputs of the bus driver devices of the input / output 17 are the information outputs 5.i2l-ro of a program-independent 5 module 5.i. The output of the second trigger 27 is connected to the input of one of the bus drivers I / O 17.
Выход первого триггера 18 вл етс выходом передачи управлени 5.i.3i-ro про0 граммно-независимого модул 5.I, вход сброса 2.6 которого подключен к первому входу третьего элемента ИЛИ 2.1 программно-независимого модул и к входу сброса второго триггера 27. Выход первого эле5 мента задержки 24 подключен к второму входу третьего элемента ИЛИ 21 программно-независимого модул , выход которого подключен к входу сброса третьего триггера 18. Вход синхронизации первого тригге0 ра 18 подключен к выходу одновибратора 26, вход которого подключен к выходу второго элемента задержки 25, вход которого вл етс входом запуска 5.i 41-го программно-независимого модул 5.I. Информацион5 ный вход первого триггера 18 подключен через ограничительный резистор к положительной шине источника питани и посто нно активирован.The output of the first trigger 18 is the transfer control output 5.i.3i-ro of the program-independent module 5.I, the reset input 2.6 of which is connected to the first input of the third element OR 2.1 of the software independent module and to the reset input of the second trigger 27. The output the first delay element 24 is connected to the second input of the third element OR 21 of a software independent module whose output is connected to the reset input of the third trigger 18. The synchronization input of the first trigger 18 is connected to the output of the one-oscillator 26, whose input is connected to the output of the second a delay element 25, whose input is the input start 5.i 41st-independent software module 5.I. The information input of the first trigger 18 is connected via a limiting resistor to the positive power supply bus and is permanently activated.
Вычислитель 1 предназначен дл управлени шинами системы и решени вычислительных задач в соответствии с программами , хран щимис в модул х 5.1-5.1.The calculator 1 is designed to control the system buses and solve computing tasks in accordance with the programs stored in modules 5.1-5.
Вычислитель 1 может быть реализован, например, нестандартных интегральных микросхемах 580 ИК 80. Соответствие входов/выходов этой микросхемы и входов/выходов блока 1 может быть описано табл.1:The calculator 1 can be implemented, for example, non-standard integrated circuits 580 IR 80. The correspondence of the inputs / outputs of this chip and the inputs / outputs of the unit 1 can be described in table 1:
Тактовый генератор 2 предназначен дл синхронизации системы. Он может быть реализован, например, на стандартной интегральной микросхеме 580ГФ24.The clock generator 2 is intended for system synchronization. It can be implemented, for example, on a standard integrated circuit chip 580GF24.
Соответствие входов/выходов этой микросхемы и выходов/входов блока 2 может быть описано табл.2.The correspondence of the inputs / outputs of this chip and the outputs / inputs of unit 2 can be described in table 2.
Входы 13. 12,6 микросхемы не задейст- вуютс ,Inputs 13. 12.6 microcircuits are not activated,
Системный контроллер 3 предназначен дл формировани шины управлени 3.2 системы и буферировани шины данных 3.1.The system controller 3 is designed to form the system control bus 3.2 and to buffer the data bus 3.1.
Он может быть реализован, например, на стандартной интегральной микросхеме. Соответствие входов/выходов этой микросхемы и входов/выходов блока 3 может быть описано табл.3.It can be implemented, for example, on a standard integrated circuit. The correspondence of the inputs / outputs of this chip and the inputs / outputs of unit 3 can be described in table 3.
Вход 22 микросхемы подключен к отрицательной шине источника питани .Chip input 22 is connected to the negative power supply bus.
Буфер адреса 4 предназначен дл усилени нагрузочной способности шины адреса 4.1 системы и перевода выходов в высокоимпедансное состо ние по сигналу Подтверждение захвата выходов управлени 1.3 вычислител 1, Буфер адреса 4 может быть реализован, например, на стан- дартных интегральных микросхемах 58УАП16.The address 4 buffer is used to increase the load capacity of the system address 4.1 bus and transfer the outputs to a high impedance state by a signal. Capturing the output of control 1.3 of calculator 1 is confirmed. The address 4 buffer can be implemented, for example, on standard integrated circuit 58AAP16.
Соответствие входов/выходов этой микросхемы и входов/выходов блока 4 может быть описано табл.4.The correspondence of the inputs / outputs of this chip and the inputs / outputs of block 4 can be described in table 4.
Программно-независимые модули 5.1- 5.т предназначены дл независимой обработки сигналов на своих информационных входах 5.1.1.-5.т.1 и выдачи управл ющих воздействий на информационные выходы 5.1.2-5.т.2. В каждый момент времени работает только один модуль. По начальному сбросу модули обнул ютс и активируетс первый модуль по входу 5Л .4. По окончании обработки информации, соответствующей первому модулю по отрицательному перепаду импульса на выходе 5.1.3, активируетс второй модуль (первый модуль обнул етс ) и т.д. Последний модуль вновь активирует первый модуль.Software-independent modules 5.1- 5.t are designed for independent processing of signals at their information inputs 5.1.1.-5.t.1 and issuing control actions to information outputs 5.1.2-5.t.2. Only one module works at a time. Upon initial reset, the modules are nullified and the first module is activated on input 5L. 4. After the processing of the information corresponding to the first module by a negative pulse differential at output 5.1.3, is completed, the second module is activated (the first module is zeroed out), etc. The last module re-activates the first module.
Элемент ИЛИ 6 предназначен дл активировани первого модул сигналом начального сброса, либо сигналом с последнего модул .The OR 6 element is intended to activate the first module with an initial reset signal, or with a signal from the last module.
Выход сброса 7 предназначен дл приема сигнала начального сброса. Вход готовности 8 предназначен дл приема сигнала готовности. Вход 9 - дл приема сигнала запроса прерывани , вход 10 - дл приема сигнала захвата, выход 11 -дл выдачи сигнала ожидани , выход 12 - дл выдачи сигнала разрешени прерывани . В каждом из модулей 5.1 .-5т посто нна пам ть 13 предназначена дл хранени неизмен емой про- граммы и данных, не завис щих отThe reset output 7 is designed to receive an initial reset signal. Ready input 8 is designed to receive a ready signal. Input 9 for receiving the interrupt request signal, input 10 for receiving the capture signal, output 11 for outputting the wait signal, output 12 for issuing the interrupt enable signal. In each of the modules 5.1.-5t, the fixed memory 13 is intended for storing an immutable program and data independent of
0 программ и данных, наход щихс в блоках 13 других модулей.0 programs and data that are in blocks of 13 other modules.
Данные из блока посто нной пам ти 13Data from the block of permanent memory 13
считываютс при активировании ее входа read when activating its input
выборки кристалла и входа разрешени вcrystal sampling and input resolution
5 соответствии с адресами, выставленными на шине адреса 4.1.5 according to the addresses set on the address bus 4.1.
Соответствие входов/выходов этой микросхемы и входов/выходов блока 13 может быть описано следующей табл.5.The correspondence of the inputs / outputs of this chip and the inputs / outputs of the unit 13 can be described in the following table.
0 Программа в блоке 13 хранитс в машинных кодах. Вход 20 микросхемы инвертируетс .0 The program in block 13 is stored in machine codes. Chip input 20 is inverted.
Блок оперативной пам ти 14 предназначен дл хранени данных только приThe RAM unit 14 is designed to store data only when
5 включенном питании (в отличие от блока 13. который хранит информацию посто нно), а также дл организации стэка.5 power on (as opposed to block 13. which stores information permanently), as well as for organizing the stack.
Блок 14 подключаетс при активировании ее входа выборки кристалла. Если акти0 вирован при этом вход записи - происходит запись информации с ее входов/выходов (с шины данных 3.1) в соответствующую выставленному адресу чейку пам ти.Block 14 is connected when activating its chip sample input. If the input of the recording is activated at the same time, information from its inputs / outputs (from the data bus 3.1) is recorded in the memory cell corresponding to the set address.
Если же в этом случае вход записи неIf in this case the entry is not
5 активирован, то происходит чтение из чейки пам ти и информаци считываетс на шину данных 3.1 по входам/вы ходам блока 14.5 is activated, then reading from the memory cell occurs and information is read on the data bus 3.1 by the inputs / outputs of block 14.
Соответствие входов/выходов этойMatching I / O to this
0 микросхемы и входов/выходов блока 14 может быть описано следующей табл.6.0 chips and inputs / outputs of block 14 can be described in the following table.
Вход СЕ (8) микросхемы инвертируетс .The CE input (8) of the IC is inverted.
Дешифратор адреса пам ти 15 преднаэ- 5 начен дл дешифрации шины адреса 4.1 системы по разрешающему сигналу с выхода элемента И 22.The memory address decoder 15 is set to 5 to decrypt the system address 4.1 bus according to the enable signal from the output of the AND 22 element.
При подключении блока 13 активируетс выход 15.1, при подключении блока 14 0 активируетс выход 15.2. При чтении последней команды, записанной в блоке 13. кроме выхода 15.1. активируетс и выход 15.3,When block 13 is connected, output 15.1 is activated, while block 14 0 is connected, output 15.2 is activated. When reading the last command written in block 13. Except for exit 15.1. output 15.3 is activated,
Распределение адресного пространст- 5 ва внутри модул определ етс его назначением по обработке внешних информационных сигналов.The distribution of the address space inside the module is determined by its purpose in processing external information signals.
Дл согласовани с принципиальной схемой оба выхода разрешени этих микросхем объедин ютс и инвертируютс , инвертируютс и выходы блока 15. входы выборки кристалла блоков 13.14.To match the circuit diagram, the two resolution outputs of these microcircuits are combined and inverted, and the outputs of block 15 are inverted. Blocks sample inputs 13.14.
Дешифратор устройств ввода/выводаI / O Decoder
16предназначен дл дешифрации адресов устройств ввода/вывода. Дешифрируетс шина адреса 4.1, если активирован выход элемента И 23.16 designed to decrypt addresses of I / O devices. The bus of address 4.1 is decrypted if the output of the element And 23 is activated.
Группа выходов 16.1. возбуждает входы выборки кристалла соответствующих из шинных формирователей 17. Один из разр дов выходов 16.1 предназначаетс дл адресации триггера 27, имеющего собственный шинный формирователь 17.Output Group 16.1. excites the crystal sampling inputs of the corresponding bus formers 17. One of the bits of the outputs 16.1 is intended to address the trigger 27 having its own bus driver 17.
Выход 16.2 возбуждаетс на другом адресе - адресе входа установки триггера 27.Output 16.2 is driven at a different address — the address of the trigger setup input 27.
Дешифратор устройств ввода/вывода может быть реализован, например, на стандартных интегральных микросхемах 155ИДЗ, аналогично блоку 15.The decoder input / output devices can be implemented, for example, on standard integrated circuits 155IDZ, similar to block 15.
Шинные формирователи ввода/вывддэBusbar I / O drivers
17предназначены дл подключени внешних устройств и увеличени нагрузочной способности шины данных 3.1 системы.17 designed to connect external devices and increase the load capacity of the system data bus 3.1.
Количество блоков 17 - по числу внешних устройств. Один из блоков 17, кроме того, буферирует выход триггера 27 (используетс один разр д, подключенный к выходу триггера 27, остальные разр ды подключены к отрицательной шине источника питани ), подключа его к шине данных 3.1.The number of blocks 17 - the number of external devices. One of the blocks 17, in addition, buffers the output of the trigger 27 (one bit is used, connected to the output of the trigger 27, the remaining bits are connected to the negative power supply bus), connecting it to the data bus 3.1.
Шинные формирователи ввода/вывода 17 могут быть реализованы, например, на стандартных интегральных микросхемах 589АП16 в соответствии с табл.7.Bus driver I / O 17 can be implemented, for example, on standard integrated circuits 589AP16 in accordance with table.7.
Если активирован вход выборки кристалла и вход разрешени , то происходит прием информации с соответствующих входов 5.1.1 Ввод из устройства ввода. Если же активирован только вход выборки кристалла , то происходит выдача информации с шины данных 3.1 на соответствующие выходы 5.1.2 Вывод в устройство вывода.If the chip sample input and the resolution input are activated, then information is received from the corresponding inputs 5.1.1 Input from the input device. If only the chip sample input is activated, then information is output from the data bus 3.1 to the corresponding outputs 5.1.2 Output to the output device.
Первый триггер 18 предназначен дл формировани сигнала блокировки на элементы И 22, 23 (нулевое состо ние выхода), если работа модул запрещена. Триггер 18 устанавливаетс по стробу, формируемому одновибратором 26 (передним фронтом), так как его информационный вход посто нно активирован - подключен к положительной шине источника питани через ограничительный резистор.The first trigger 18 is intended to form a blocking signal on the And 22, 23 elements (zero output state) if the operation of the module is prohibited. The trigger 18 is installed on the gate formed by the single vibrator 26 (front edge), since its information input is permanently activated — connected to the positive power supply bus through the limiting resistor.
Триггер 18 обнул етс сигналом с выхода элемента ИЛИ 21. По заднему фронту импульса на выходе триггера 18 активируетс очередной из модулей 5.1.-5.т. По сигналу начального сброса все триггеры 18 удерживаютс в нулевом состо нии, независимо от поступлени стробов с выходов однопибраторов 26. кроме триггера о пер- .The trigger 18 is zeroed by the signal from the output of the OR element 21. On the falling edge of the pulse at the output of the trigger 18, the next of the 5.1.-5.t modules is activated. By the initial reset signal, all the flip-flops 18 are held in the zero state, regardless of the arrival of the gates from the outputs of the single-conductors 26. Except for the flip-flop trigger.
вом модуле, который устанавливаетс задним фронтом сигнал не с выхода триггера соседнего модул , а сигнала начального сброса.module, which is set by the falling edge of the signal, not from the output of the trigger of the neighboring module, but from the initial reset signal.
5Первый элемент ИЛИ 19 программнонезависимого модул предназначен дл уп- рпчлени элементом И 22 в том случае, если и;; шине управлени 3.2 выставлен один из CHI налов Чтение пам ти, Запись в па- 0 м ть.5The first element OR 19 of the program-independent module is intended to be implemented by the element AND 22 in the event that and ;; Control 3.2 bus is set to one of the CHI memory Read, Write to memory.
Второй элемент ИЛИ 20 программно- незовпсимого модул предназначен дл уп- раолзни элементом И 23 п том случае, если на шине управлени 3.2 системы выставленThe second element, OR 20, of the programmable module is designed to be used by the element AND 23, if the system control bus 3.2 is set to
5 один из сигналов Ввод из устройства ввода , Выоод в устройство вывода,5 one of the signals input from input device, output to output device,
Третий элемент ИЛИ 21 программно-независимого модул предназначен дл обнулени триггера 18 либо сигналомThe third element OR 21 of the software independent module is designed to zero the trigger 18 either by a signal
0 начального сброса, либо сигналом с выхода элемента задержки 24.0 initial reset, or a signal from the output of the delay element 24.
Первый элемент И 22 предназначен дл управлени входом-разрешени дешифратором адреса пам ти 15 если установленThe first element And 22 is designed to control the input-resolution of the address address decoder 15 if installed
5 триггер 18 и активирован выход элемента ИЛИ 19. Если триггер 18 не установлен, то чтение и запись в пам ть в данном модуле блокируетс .5, the trigger 18 and the output of the element OR 19 are activated. If the trigger 18 is not set, reading and writing to the memory in this module is blocked.
Второй элемент И 23 предназначен дл The second element And 23 is for
0 управлени входом разрешени дешифратора устройств ввода/вывода 16 в том случае , если установлен триггер 17 и активирован выход элемента ИЛИ 20. Если триггер 18 не установлен, то ввод и вывод в0 control input enable the decoder I / O device 16 in the event that a trigger 17 is set and the output of the element OR 20 is activated. If the trigger 18 is not set, input and output in
5 данном модуле блокируетс .5 of this module is blocked.
Первый элемент задержки 24 предназначен дл задержки сигнала чтени последней чейки пам ти 15.3 на соответствующем выходе дешифратора 15 на врем надежно0 го считывани последней команды в вычислитель 1, чтобы триггер 18 обнулилс во врем внутренних операций вычислител 1 по обнулению программного счетчика - предварительной операции перед работойThe first delay element 24 is designed to delay the read signal of the last memory cell 15.3 at the corresponding output of the decoder 15 by the time of reliable reading the last command into the calculator 1 so that the trigger 18 is reset during the internal operations of the calculator 1 after the program counter is zeroed - a preliminary operation before operation
5 с очередным модулем.5 with the next module.
Второй элемент задержки 25 предназначен дл задержки импульса начального сброса, задержанного элементом ИЛИ 6, устанавливающего первый триггер 18 в пер0 вом модуле 5.1 с тем. чтобы в момент формировани одновибратором 26 импульса на вход обнулени триггера 18 уже перестал воздействовать импульс сброса. Элементы задержки 24. 25 могут быть реа5 лизованы, например, на четном количестве последовательно соединенных инверторов . Одновибратор 26 предназначен дл формировани импульса синхронизации дл установки триггера 18. Второй триггер 27 предназначен дл запоминани факта неThe second delay element 25 is designed to delay the initial reset pulse delayed by the OR 6 element, which sets up the first trigger 18 in the first module 5.1 with that. so that at the moment of forming with the one-shot 26 pulse to the zeroing input of the trigger 18, the reset pulse has already stopped. The delay elements 24. 25 can be implemented, for example, on an even number of series-connected inverters. A single vibrator 26 is designed to generate a synchronization pulse for setting the trigger 18. The second trigger 27 is designed to memorize the fact that
первого включени модул Трш тр 27 обнул етс сигналом начального сброса Вычислитель 1 программно- провер ет состо ние пыходз этого триггера, подключа соответствующий ему на шинных формирователей 17. После первого включени модул триггер 27 устанавливаетс при возбуждении выхода 16.2 дешифратора 16. Второй тригг- грр 27 может быть реализован, например, на сгандэртной интегральной микросхеме 1Ь5ТМ2.The first power-on of the TSR 27 module is nullified by the initial reset signal. The calculator 1 programmatically checks the triggering status of this trigger by connecting the corresponding driver to the bus drivers 17. After the first switching on, the module 27 sets when the output 16.2 of the decoder 16 is energized. The second trigger 27 can be implemented, for example, on a 1b5TM2 sgandert integrated microcircuit.
Система работает следующим образом.The system works as follows.
После включени питани на вход 7 по- дретс импульс сброса, который с выхода 2.6 тактового генератора 2 поступает на вход 1 G вычислител 1 и на входы сброса гтех кю/н лей 5.1 5 m (фиг.1). В микропроцессоре обнул етс программный счетчик и нпциируетг работа управл ющего авто- г л1 аAfter power is turned on, input 7 is reset to a reset pulse, which from output 2.6 of clock generator 2 is fed to input 1 G of calculator 1 and to the reset inputs of GTEC / n 5.1 5 m (Fig. 1). The program counter in the microprocessor is zeroed and the operation of the control auto- mate
HMIIWU-C сброса с выхода 2.6 генератора 2 (фиг.2 3) в каждом модуле 5.1-5.гл через цемент ИПИ 21 поступает на вход сброса тренера 10 который обнул етс , если он был установлен, или подтверждаетс его ну- свое состо ние. Через элемент ИЛИ 6 (фш 1) импульс сброса поступает на вход 5 1 / т т нопки первого модул 5.1. Поэтому (Фпг.2.3) импульс сброса 2.6 задержанный на элементе задержки 25 поступает на од- нопибратор 26 Задний фронт импульса на мходп элемента задержки 25 возникает в норном модуле 5 1 в тот момент, когда уже закончилось действие импульса сброса на пиходе элемента ИЛИ 21. Затем срабатывает однзвиПратор 26, по переднему фронту ичпутьсз которого устанавлиьаетс триг- iep 18 в первом модуле 5.1 (18.1 на фиг.З). В и-код триггера 10 разблокирует элементы 11 22, 23 (фиг.2). Следует отметить тот факт, при обнулении триггеров 18 в модул х F, I.5.IT) при переходе триггера 18.1 в модуле 5. (сосед слева) в модуле 5. + 1 на пыхоцо элемента задержки 25.i + 1 может наблюдатьс задний фронт импульса обну- пени триггера 18 (фиг.З). При эюм возможно срабатывание однооибратора 26.i + 1 в этом модуле. Однако, это не приведет к установке триггера 18.1+ 1, так как длительнее ь гмпульса первоначального сброса 2.G, поступающего через элемент ИЛИ 21.1 i 1, Оольи времени задержки импульса с РЫХСДЯ триггера 1C.) предыдущего модул па ломенте 25 I и срабатывани одновиб- рагорэ Г.О. Триггеры 18 всех модулей представл ютсобойD-григгеры , информационные входы которых подклю- че пь чер°з ограничительный резистор к по- пожитсльнои шине источника питани .The HMIIWU-C reset from the output 2.6 of the generator 2 (Fig. 2 3) in each module 5.1-5. Gl through the cement of the IPI 21 enters the reset input of the trainer 10, which is zeroed if it was installed or its condition was confirmed. . Through the element OR 6 (flash 1) a reset pulse is fed to the input 5 1 / t of the button of the first module 5.1. Therefore (Php.2.3) a reset pulse 2.6 delayed on the delay element 25 arrives at a single vibrator 26. The falling edge of the pulse on the skip delay element 25 occurs in the normal module 5 1 at the moment when the reset pulse on the element OR 21 has ended. Then one-shot driver 26 is triggered, on the leading edge of which the set-iep 18 is installed in the first module 5.1 (18.1 in FIG. 3). In and-code trigger 10 unlocks the elements 11 22, 23 (figure 2). It should be noted that when resetting flip-flops 18 in modules F, I.5.IT) when switching trigger 18.1 in module 5. (neighbor to the left) in module 5. + 1, the back of the delay element 25.i + 1 can be observed the front of the pulse of zeroing of the trigger 18 (FIG. 3). With eum, it is possible that a single-oscillator 26.i + 1 will trigger in this module. However, this will not result in the installation of trigger 18.1+ 1, since the longest impulse of the initial reset 2.G arriving through the OR element 21.1 and 1, the pulse delay time from the LIVE trigger 1C.) Of the previous module 25 I and the triggering of the single pulse - ragoré GO The flip-flops 18 of all modules are D-griggers, the information inputs of which are connected to a black and white limiting resistor to the power supply bus.
Поэтому при действии сигнала сброса триггер 18 не установитс по своему синх- ровходу На фиг 3 показано, что сработал одновибратор 26 И 1, но так как действуетTherefore, under the action of the reset signal, the trigger 18 is not established in its synchronous input. FIG. 3 shows that the single vibrator 26 AND 1 has been triggered, but since
сигнал сброса 21.1 + 1, то триггер 181 + 1 остаетс обнуленным. Таким образом, после начального сброса триггеры 18 обнулены во всех модул х 5.1-5.т, кроме первого, установленного импульсом сброса черезreset signal 21.1 + 1, then trigger 181 + 1 remains zero. Thus, after the initial reset, the flip-flops 18 are reset to zero in all modules 5.1-5.t., except the first one, set by the reset pulse
0 элемент ИЛИ 6 по входу 5 1.4(фиг.1) «этому времени начинает функционировать управл ющий автомат вычислител 1 под воздействием тактовых сигналов 1.4, 1.5, формируемых на выходах 2.4, 2.5 тактового0 element OR 6 at the input 5 1.4 (Fig. 1). “This time, the control computer of the calculator 1 begins to function under the influence of the clock signals 1.4, 1.5 generated at the outputs 2.4, 2.5 of the clock
5 генератора 2. Стабильность тактовой часто ты обеспечиваетс кварцевым резонатором , подключенным к входам 2 1, 2.2 генератора 2.5 of the oscillator 2. The stability of the clock frequency is ensured by a quartz resonator connected to the inputs 2 1, 2.2 of the oscillator 2.
Вычислитель генерирует сигналы адре0 са на выходах 1.1 и управлени 1 3, а по выходам/входам данных 1.2 в первом такте каждого машинного цикла выдает слово состо ни При этом на выходе 1.8 формируетс сигнал синхронизации, поступающийThe calculator generates the address signals at the outputs 1.1 and the control 1 3, and the data outputs / inputs 1.2 generate the status word at the first cycle of each machine cycle. At the output 1.8, a synchronization signal is generated, arriving
5 на вход 2.3 тактового генератора 2, строби- ру там и с его выхода 2 8 поступает на вход синхронизации системного контроллера 3, в который записываетс слово состо ни вычислител 1. По слову состо ни и сигна0 лам упранлени 1.3 системный контроллер 3 формирует шину управлени (СВ) системы Кроме того, системный контроллер 3 увеличивает нагрузочную способность выходов/входов 1.2 вычислител 1 и формиру5 ет шину данных 3.1 системы.5 to the input 2.3 of the clock generator 2, the strobing there and from its output 2 8 enters the synchronization input of the system controller 3, into which the status word of the calculator 1 is written. According to the status word and control signals 1.3, the system controller 3 forms a control bus (CB) systems In addition, the system controller 3 increases the load capacity of the outputs / inputs 1.2 of the calculator 1 and forms the system data bus 3.1.
Буфер адреса 4 увеличивает нагрузочную способность шины адреса и формирует шину адреса 4.1 системы.The address buffer 4 increases the load capacity of the address bus and forms the system address bus 4.1.
Система может быть переведена в ре0 жим ожидани путем обнулени входа готовности 3 системы, при этом обнул етс вход готовности 1.7 вычислител 1 сигналом с выхода 2.7 генератора 2 и на выходе 11 системы устанавливаетс сигнал 1,сигна5 лизирующий о переходе системы в режим ожидани . Система может быть переведена в режим прерывани путем подачи сигнала запроса на вход 9, после перехода в режим прерывани , если они не запрещены про0 граммно, обнул етс выход 12 разрешени прерывани . Система может быть переведена и режим захвата путем подачи сигнала захвата на вход 10, при этом на выходах управлени 1.3 формируетс сигнал под5 тверждени захвата, который переводит выходы 4.1 буфера адреса 4 в состо ние высокого импеданса (по его входу разрешени ) Также перевод тс в состо ние высокого импенданса шина управлени 3 2 и ши о данных 3.1 системы.The system can be put into standby mode by zeroing the ready input 3 of the system, while the ready input 1.7 of the calculator 1 is zeroed by the output of the output 2.7 of the generator 2 and the output 1 of the system is set to signal 1, which signals the system to go into standby mode. The system can be switched to interrupt mode by sending a request to input 9 signal, after switching to interrupt mode, if they are not prohibited by software, the interrupt enable output 12 is zeroed. The system can be transferred and the capture mode by supplying a capture signal to input 10, while the control outputs 1.3 generate a capture confirmation signal 5, which translates the outputs 4.1 of the address buffer 4 to a high impedance state (via its enable input). High impedance control bus 3 2 and data 3.1 systems.
Режимы ожидани , прерывани захва та в предлагаемой системе не рассматриваютс и не используютс Waiting modes, locking interruptions in the proposed system are not considered and not used.
Итак послг начального сброса кировки элементы И 22, 23 (фиг.2 только в первом модуле 5 1) Поэтому вычислитель 1 начинает считывать программу, начина с нулевого адреса из блоков пам ти модул 5 1 Чтение посто нной пам ти или оперативной пам ти происходит следующим образом . При наличии на шине управлени 3 2 одного из сигналов Чтение пам ти Запись в пам ть срабатывает элемент ИЛ И 19 и через элемент И 22 подключает дешифра тор 15 к шине адреса 4 1 системы При чтении посто нной пам ти 13 активируетс выход 15 1 дешифратора 15, при чтении оперативной пам ти - выход 15 2 дешифратора 15. Выход 15.1 дешифратора 15 активирует вход выборки кристалла блока 13, вход разрешени которого активируетс сигналом Чтение пам ти шины управлени 3 2 Данные из блока 13 в соответствии с адресом выставленным на шине адресов, считываютс на шину данных 3 1, затем через системный контроллер 3 (фиг 1) на входы/выходы 1 2 вычислител 1 и в его внутренние регистры Начинаетс выполнение программы первого модул 5 1 Причте- нии данных из оперативной пам ти 14 ее вход выборки кристалла активируетс выходом 15.2 дешифратора 15 (фиг 2) Так как на шине управлени 3 2 имеетс сигнал Чтение пам ти то вход записи блока 14 неактивирован и данные из оперативной пам ти 11 в соответствии с адресом, установленным на шине адреса 4 1, поступают на шину данных 3 1 и далее - в вычислитель 1 Естественно, в соответствии с программой , в начале производитс запись в блок 14.So, after the initial reset of the elements And 22, 23 (FIG. 2 only in the first module 5 1) Therefore, the calculator 1 begins to read the program, starting with the zero address from the memory blocks of the module 5 1 Reading the read-only memory or the main memory in a way. If there are 3 2 on the control bus, one of the signals is read memory. Memory entry is triggered by the element IL 19 and the element 22 connects the decoder 15 to the address bus 4 1 of the system. When reading the permanent memory 13, the output 15 of the decoder 15 is activated. when reading the RAM - output 15 2 of the decoder 15. Output 15.1 of the decoder 15 activates the chip sampling input of the block 13, the enable input of which is activated by the signal of the control bus memory 3 2 The data from the block 13 in accordance with the address provided on the address bus is read on the bus yes 3 1, then through the system controller 3 (Fig 1) to the inputs / outputs 1 2 calculator 1 and in its internal registers. The program of the first module 5 begins to run. 1 When the data from RAM 14 is read, its chip access input is activated by the output 15.2 of the decoder 15 (FIG. 2). Since the control bus 3 2 has a signal Read memory, the write input of block 14 is not activated and the data from the RAM 11 in accordance with the address set on the address bus 4 1 goes to the data bus 3 1 and further - in computer 1 Naturally, in accordance with the prog frame, at the beginning of the entry in block 14.
При этом активированы его входы записи и выборки кристалла. Данные из вычислител 1 поступают на входы/выходы блока 14 и записываютс в него в соответствующую адресу на шине адреса 4 1 чейку пам ти . Работа с блоками 14, 13 осуществл етс в соответствии с программой , записанной в блоке 13 аналогично прототипу В блоке 14 записываютс промежуточные результаты, информаци опроса внешних устройств организуетс стэк и т.дAt the same time, its recording and sampling crystal inputs are activated. The data from calculator 1 is fed to the inputs / outputs of block 14 and written into it at the corresponding memory location on the address bus 4 1. Work with blocks 14, 13 is carried out in accordance with the program recorded in block 13, similar to the prototype. In block 14, intermediate results are recorded, information about polling of external devices is organized by the stack, etc.
При необходимости обмена информацией с внешними устройствами на шине управлени 3 2 устанавливаютс один из сигналов Ввод из устройства ввода .Вывод в устройство вывода При этом активируетс выход элемента или 20. который через элемент И 23 подключает дешифратор 16 к шине адреса 4 1 (фиг 2) выходы 16 1 которого активируют входы выборки кристалла шинных формирователей 17 Входы разрешени формирователей активируют- 5 сч разр дом шину управлени Ввод из устройства ввода,при этом они подключаютс к входам 5 m 1 модулей в режиме передачи информации на шину данных 3 1 В том случае если активирован 0 только вход выборки кристалл блока 17, то передача информации осуществл етс с шины данных 3 1 на выходы 5 т2-го модул 5If it is necessary to exchange information with external devices on the control bus 3 2, one of the signals is input. Input from the input device. Output to the output device This activates the output of the element or 20. which connects the decoder 16 to the address bus 4 1 via AND 23 (Fig. 2) the outputs 16 1 of which activate the inputs of the chip sampling of the bus drivers 17 The resolution inputs of the drivers activate the 5 hp control bus wiring Input from the input device, while they are connected to the inputs 5 m 1 of the modules in the information transfer mode n Data tire 3 1 In the case where 0 is activated only input sampling crystal unit 17, the information transmission is performed from the data bus to the outputs 1 March 5 m2-th module 5
Дл идентификации первого включени 5 питани существует триггер 27, обнул ющийс импульсом первоначального сброса г. выхода 2 6 тактового генератора 2 Начина выполн ть программу вычислитель 1 опрашивает состо ние триггера 27 через одинTo identify the first power-on 5, there is a trigger 27, which is reset by a pulse of initial reset of the output 2 of the 6 clock generator 2. To begin the program, the calculator 1 interrogates the state of the trigger 27 through one
0 из шинных формирователей 17, выделенных специально дл этой цели При этом активируютс его вход выборки кристалла и вход разрешени (входы выборки кристалла остальных из шинных формирователей 17 не5 активированы и их выходы/входы наход тс в высокоимпедэнсном состо нии ) поэтому состо ние триггера 27 вводитс в микропроцессор по шине данных 3 1. Если включение первое, то программно0 from the tire formers 17 allocated specifically for this purpose. This activates its chip sample input and the resolution input (the chip sample inputs of the rest of the tire formers 17 are not 5 activated and their outputs / inputs are in a high impedance state) therefore the trigger state 27 is entered to the microprocessor via the data bus 3 1. If the inclusion is the first, then the software
0 выполн ютс специальные инициирующие действи по соответствующей ветви программы а затем устанавливаетс триггер 27 путем простого активировани выхода 16 1 дешифратора 16 те информаци с0, special initiating actions are performed on the corresponding branch of the program and then the trigger 27 is set by simply activating the output 16 1 of the decoder 16 that information with
5 шины данных 3 1 не передаетс на триггер 27 а имеет смысл сам факт обращени к нему по адресу активирующему выход 16 2 дешифратора 16 При этом шинный формирователь 17, соответствующий триггеру 275 data bus 3 1 is not transmitted to trigger 27, but the fact that it is accessed to the address activating the output 16 2 of the decoder 16 makes sense. In this case, the bus driver 17 corresponding to the trigger 27
0 отключен от шины данных так как адрес, по которому вводитс информаци из триггера 27, как было описано выше и адрес, активирующий выход 162 дешифратора 16 различные При следующем включении модул 0 is disconnected from the data bus as the address at which information is entered from trigger 27, as described above, and the address that activates output 162 of the decoder 16 is different. The next time the module is turned on
5 другим модулем вычислитель 1, опросив состо ние триггера 27 обнаружит что включение не первое и будет работать по соответствующей второй ветви программы Это необходимо, например дл первона0 чального включени внешних устройств, дл записи в оперативную пам ть числа включений модул и пр5, by another module, calculator 1, interrogating the state of trigger 27 will detect that the switch is not the first and will work on the corresponding second program branch. This is necessary, for example, for initial switching on external devices, for writing the number of switch-ons of the module and etc.
Таким образом выполн етс программа обработки информации со входов 5.1 1 мо5 дул 5.1 (описываем работу первого модул ) с выдачей управл ющей информации на выходы 5 1.2 модул 5 1 Обмен с вычислител 1 происходит по шинам 4 1 3 1 32 обычным образом.Thus, the program of processing information from the inputs 5.1 1 and mod5 5.1 (describing the operation of the first module) is performed with issuing control information to the outputs 5 1.2 module 5 1 The exchange with the calculator 1 takes place via buses 4 1 3 1 32 in the usual way.
После завершени работы с первым модулем (закончены циклы обработки информации и обслуживани всех внешних устройств , соответствующих первому модулю) выполн етс команда загрузки нулевой информации в программный счетчик, записанна в последней чейке блока 13. Адрес этой последней чейки дешифрируетс дешифратором 15, причем активируетс его выход 15.3. Сигнал с выхода 15.3 дешифратора 15 с задержкой, определ емой элементом задержки 24, поступает через элемент ИЛИ 21 на вход сброса триггера 18. Задержка такова, что вычислитель 1 надежно считывает команду обнулени программного счетчика и во врем выполнени его внутренних операций (без обращени к пам ти) обнул етс триггер 18 первого модул 5.1. Блокируютс элементы И 22, 23. которые блокируют дешифраторы 15. 16. Выходы бпока 13, выходы/входы блоков 14, 17 перевод тс в высокоимпедансное состо ние и не вли ют в дальнейшем на работу вычислител 1.After the first module is completed (the information processing and servicing cycles of all external devices corresponding to the first module are completed) the command of loading zero information into the program counter recorded in the last cell of block 13 is executed. The address of this last cell is decoded by the decoder 15, and its output is activated 15.3. The signal from the output 15.3 of the decoder 15 with a delay defined by the delay element 24 enters through the OR element 21 to the reset input of the trigger 18. The delay is such that the calculator 1 reliably reads the zeroing command of the program counter and during its internal operations ty) the trigger 18 of the first module 5.1 is zeroed. The elements AND 22, 23. are blocked, which block the decoders 15. 16. The outputs of the side 13, the outputs / inputs of the blocks 14, 17 are transferred to the high-impedance state and do not affect further the operation of the calculator 1.
Задний фронт импульса с выхода триггера 18 поступает с выхода 5.1.3 на вход 5.2.4 второго модул 5.2 (фиг.1), поэтому на выходе элемента задержки 25 этого модул (25 + 1 на фиг.З) возникает задний фронт импульса (фиг.2), срабатывает одновибра- тор 26 модул 2.2 (26.) + 1 на фиг.З) и устанавливаетс триггер 18 этого модул (18.1 + 1 на фиг.З). Все эти событи происход т во врем выполнени вычислителем 1 своих внутренних операций загрузки в программный счетчик нулевого кода. Таким образом при формировании вычислителем 1 затем нулевого адреса (исполнилась команда загрузки нул в программный счетчик, наход ща с в первом модуле) произойдет чтение чейки пам ти из блока пам ти 13, наход щегос во втором модуле 5.2. Обработка программы, записанной во втором модуле 5.2 аналогична вышеописанному. Естественно , программы различны. Одинаков также и опрос соответствующего триггера 27 и его дальнейша установка.The falling edge of the pulse from the output of the trigger 18 goes from the output 5.1.3 to the input 5.2.4 of the second module 5.2 (FIG. 1), therefore, the output of the delay element 25 of this module (25 + 1 in FIG. 3) causes a falling edge of the pulse (FIG. .2), the one-shot 26 of the module 2.2 (26.) + 1 in FIG. 3) is triggered and the flip-flop 18 of this module (18.1 + 1 in FIG. 3) is set. All these events occur during the execution by the calculator 1 of its internal load operations in the program counter of zero code. Thus, when the calculator 1 forms a zero address (the load zero command was executed in the program counter located in the first module), the memory cell from memory block 13 in the second module 5.2 will be read. Processing of the program recorded in the second module 5.2 is similar to the above. Naturally, the programs are different. The survey of the corresponding trigger 27 and its further installation are also the same.
После работы с модулем 5.2 аналогично управление передаетс третьему модулю - и далее до модул 5.т.After working with module 5.2, similarly, control is transferred to the third module - and further to module 5.t.
С выхода 5.т.3 т-го модул через элемент ИЛИ 6 (фиг.1 вновь будет активирован первый модуль 5.1 и далее работа будет протекать аналогично, за исключением того , что в модул х 5.1-5.т после первого круга будут установлены триггеры 27, что будет учтено при дальнейшей работе.From the output 5.t.3 of the t-th module through the element OR 6 (FIG. 1, the first module 5.1 will be activated again and then the work will proceed in a similar way, except that in modules 5.1-5.5. Tons after the first round will be installed triggers 27, which will be taken into account in further work.
Далее система работает аналогично, Циклически обрабатыва информацию с входов 5.1.1 -5.ГП.1 и выдава управл ющиеFurther, the system works in the same way, cyclically processing information from inputs 5.1.1-5. GPP.1 and issuing control
воздействи на выходы 5.1.2 - 5.гл.2 по независимым программам, записанным в модул х 5.1 - 5.тeffects on outputs 5.1.2 - 5. ch.2 according to independent programs recorded in modules 5.1 - 5. t
Работа системы завершаетс с выключением питани .System operation terminates with power down.
Настройка алгоритмов работы каждого из модулей 5,1 -- 5.т в каждом конкретном случае может осуществл тьс с помощью их информационных входов 5.1.1 - 5.т.1, наAdjustment of the algorithms of operation of each of the modules 5.1 - 5.t in each specific case can be carried out using their information inputs 5.1.1 - 5.t.1, on
0 части которых пользователь устанавливает аппаратно необходимые логические уровни .0 parts of which the user installs the hardware necessary logical levels.
Рассмотрим пример конкретной реализации предлагаемой системы на основеConsider an example of a specific implementation of the proposed system based on
5 микропроцессора 580ИК80.5 microprocessor 580IK80.
Пусть необходимо поддержать температуру ti, t2, 13, в некоторых трех технологических объектах. Кроме того, необходимо поддерживать скорость вращени вала VLet it be necessary to maintain the temperature ti, t2, 13, in some three technological objects. In addition, it is necessary to maintain the speed of rotation of the shaft V
0 другого технологического объекта; необходимо отображать некоторые параметры гм, П2, пз, П4 не пульте оператора.0 other technological object; It is necessary to display some parameters um, P2, pz, P4 not the operator’s console.
Допустим существует стандартный набор программно-независимых модулей,Suppose there is a standard set of software-independent modules
5 адаптированных к услови м управлени данного технологического оборудовани , представл ющий конструктивно либо платы модулей, либо БИС: модули типа Т (управление температурой), модули типа V (управле0 ние скоростью), модули типа П (отображение параметров).5 adapted to the conditions of control of this technological equipment, representing constructively either module boards or LSIs: T type modules (temperature control), V type modules (speed control), P type modules (parameter display).
Пользователь приобретает конструктив , содерожащий блоки 1 - 6, предлагаемой системы, а также четыре модул типаThe user acquires a construct containing blocks 1-6 of the proposed system, as well as four modules of the type
5 Т, один модуль типа V и четыре модул типа П. Расматриваем частный случай, когда, например , модуль типа П может обрабатывать лишь один параметр. Реально, конечно, такие модули могут обрабатывать и пред0 ставл ть информацию о нескольких параметрах. То же самое можно сказать и о модул х Т, V.5 T, one module of type V and four modules of type P. We consider a special case when, for example, a module of type P can only process one parameter. In fact, of course, such modules can process and provide information about several parameters. The same can be said about modules T, V.
Дл настройки модулей Т, V на поддержание параметров в заданных пределах не5 обходимо на части их информационных входов либо установить код стандартного варианта управлени , либо код параметра, что делаетс аппаратно путем, например, подключени части входов к отрицательнойTo configure the T, V modules to maintain the parameters within the specified limits, it is necessary to part of their information inputs or to set the standard control case code or the parameter code, which is done by hardware, for example, connecting part of the inputs to the negative
0 шине источника питани , либо с помощью тумблеров.0 power supply bus or with toggle switches.
Модули типа П просто подключаютс к каналам св зи с цифровыми датчиками параметров . Информационные входы всехType P modules are simply connected to the communication channels with digital parameter sensors. Information inputs of all
5 модулей подключаютс к цифровым датчикам параметров, информационные выходы модулей Т, Уподключаютс к цифровым исполнительным органам, а модулей П - к индикаторам пульта оператора.,5 modules are connected to digital parameter sensors, information outputs of modules T, They are connected to digital actuators, and modules P to the indicators of the operator’s console.
МОДУЛИ также подключаютс к тинам юиструкгива и аппарате реализуютс св зи передачи управлени .The MODULES are also connected to the utility lines and the handset control communications are implemented.
Параметры, обслуживаемые различными модул ми Moiyi пересекатьс : например , параметры температуры t. скорости аращени V и параметры, отображаемые на пульте оператора, т.е. информационные входы различных модулей могут быть подключены к одним источникам информации.Parameters served by different Moiyi modules intersect: for example, temperature parameters t. The speed of rotation is V and the parameters displayed on the operator’s console, i.e. information inputs of different modules can be connected to the same information sources.
При необходимости модификации технологического оборудовани , например, при расширении производства и введении новых технологических объектов приобретаютс новые модули и аналогично подключаетс к конструктиву, соответственно удлинив цепочку последовательной циклической передачи управлени .If it is necessary to modify technological equipment, for example, when expanding production and introducing new technological objects, new modules are purchased and similarly connected to the structure, respectively, extending the chain of sequential cyclic transfer of control.
Таким образом, пользователь избавл етс от необходимости изменени програм- много обеспечени системы при модификаци х оборудовани , как это наблюдаетс в системе - прототипе, и может самосто тельно конструировать технологический процесс из стандартных программно-независимых модулей, не име при этом высокой квалификации.Thus, the user eliminates the need to change the software of the system when modifying the equipment, as observed in the prototype system, and can independently design the technological process from standard software-independent modules without high qualifications.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU894680467A SU1674062A1 (en) | 1989-04-18 | 1989-04-18 | System for program control of process equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU894680467A SU1674062A1 (en) | 1989-04-18 | 1989-04-18 | System for program control of process equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1674062A1 true SU1674062A1 (en) | 1991-08-30 |
Family
ID=21442429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU894680467A SU1674062A1 (en) | 1989-04-18 | 1989-04-18 | System for program control of process equipment |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1674062A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4127990A1 (en) * | 1991-08-23 | 1993-02-25 | Rieter Ag Maschf | Spinning process control |
-
1989
- 1989-04-18 SU SU894680467A patent/SU1674062A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Микропроцессорное управление технологическим оборудованием микроэлектроники. М.: Радио и св зь, 1988, с.96, рис,2 33, с.97- 101, рис.2.35. Ратмиров В.А. Управление станками гибких производственных систем. М/ Машиностроение, 1987, с.61 - 65, рис. 2.3. Коффрон Дж. Технические средства микропроцессорных систем. М.: Мир, 1983, с.45, рис.2.21,2.25. Авторское свидетельство СССР Nfc 1418653, кл. G 05 В 19/18. 1988. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4127990A1 (en) * | 1991-08-23 | 1993-02-25 | Rieter Ag Maschf | Spinning process control |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2778222B2 (en) | Semiconductor integrated circuit device | |
| EP0273642B1 (en) | Apparatus for reading data from memory | |
| US3978413A (en) | Modulus counter circuit utilizing serial access | |
| US4756013A (en) | Multi-function counter/timer and computer system embodying the same | |
| SU1674062A1 (en) | System for program control of process equipment | |
| US4024510A (en) | Function multiplexer | |
| US4845726A (en) | Maximum length linearly recurring sequence generator control device | |
| US6611462B2 (en) | Semiconductor integrated circuit | |
| JPS6248846B2 (en) | ||
| KR19990023884A (en) | Semiconductor logic circuit device capable of circuit switching without being affected by transient effects | |
| JPH0616277B2 (en) | Event distribution / combining device | |
| US6175881B1 (en) | Microcontroller having a memory, a dedicated multitask memory, and switching circuit for selectively connecting the multitask memory to the internal or external bus | |
| SU1667090A1 (en) | Device for interfacing computer with peripheral devices | |
| SU1179325A1 (en) | Random number sequence generator | |
| SU1476434A1 (en) | Program control device for process equipment | |
| SU1283760A1 (en) | Control device for microprocessor system | |
| SU1714575A1 (en) | Process equipment programmable controller | |
| KR100192541B1 (en) | Timer | |
| RU2030784C1 (en) | Device for search for faults occurring intermittently in microprocessing systems | |
| SU1471198A1 (en) | Bi-machine system interchange unit | |
| SU1144103A1 (en) | Device for ordering numbers | |
| SU1472909A1 (en) | Dynamic addressing memory | |
| JP2870812B2 (en) | Parallel processor | |
| SU1700562A1 (en) | Data exchange device | |
| SU1432531A1 (en) | Arrangement for turning-up microelectronic digital computers |