SU1665510A1

SU1665510A1 - Селектор импульсных сигналов по длительности

Info

Publication number: SU1665510A1
Application number: SU884640609A
Authority: SU
Inventors: Юрий Владимирович Белоусов
Priority date: 1988-12-30
Filing date: 1988-12-30
Publication date: 1991-07-23

Abstract

Изобретение относитс к импульсной технике и может быть использовано в аппаратных средствах технического диагностировани изделий электронной и цифровой вычислительной техники. Целью изобретени вл етс обеспечение возможности селекции одиночных перепадов уровней входного сигнала с запоминанием результата селекции при одновременном обеспечении возможности запоминани результата селекции входных импульсов, превышающих по длительности заданный порог. Селектор импульсных сигналов по длительности содержит входную шину 1, блок 2 задержки, содержащий элементы (2 - 1) - (2^N - 1) задержки, элементы И - НЕ 3, 10 и 12, элемент ИЛИ - НЕ 4, триггер 5, выходные шины 15 - 17, элемент НЕ 20. Поставленна цель достигаетс за счет введени триггеров 6 - 9, элемента ИЛИ - НЕ 11, мультиплексора 13, регистра 14 пам ти, кодовой шины 18, шины 19 сброса, причем триггер 5 содержит в своем составе элементы И - НЕ 21 и 22, триггер 6 - элементы И -НЕ 23 и 24, триггер 8 - элементы ИЛИ - НЕ 25 и 26, триггер 9 - элементы ИЛИ - НЕ 27 и 28. 1 з.п. ф-лы, 5 ил.

Description

1

(21)4640609/21 (22)30.12.88 (46)23.07.91. Бюл.

(71)Дальневосточный филиал Научно-исследовательского института Аргон Научно- производственного объединени Персей

(72)Ю. В. Белоусов (53)621.374.33(088.8)

(56) Авторское свидетельство СССР Ms 993467, кл. Н 03 К 5/24, 1981.

Авторское свидетельство СССР № 1092718, кл. Н 03 К 5/26, 1982.

2 (54) СЕЛЕКТОР ИМПУЛЬСНЫХ СИГНАЛОВ ПО ДЛИТЕЛЬНОСТИ

(57) Изобретение относитс к импульсной технике и может быть использовано в аппаратных средствах технического диагностировани изделий электронной и цифровой вычислительной техники. Целью изобретени вл етс обеспечение возможности селекции одиночных перепадов уровней входного сигнала с запоминанием результата селекции при одновременном обеспечении возможности запоминани результата селекции входных импульсов, превышаю

w

Ё

Ю

о

Os

ел ел

о

щих по длительности заданный порог, Селектор импульсных сигналов по длительности содержит входную шину 1, блок 2 задержки, содержащий элемент (2-1)- (2N - 1) задержки, элементы И-НЕ 3,10 и 12, элемент ИЛИ-НЕ 4, триггер 5, выходные шины 15-17, элемент НЕ 20. Поставленна цель достигаетс за счет введени триггеров 6-9,

Изобретение относитс к импульсной технике и может быть использовано в аппаратных средствах технического диагностировани изделий электронной и цифровой вычислительной техники.

Цель изобретени - обеспечение возможности селекции одиночных перепадов уровней входного сигнала с запоминанием результата селекции, при одновременном обеспечении возможности запоминани результата селекции входных импульсов, превышающих по длительности заданный порог,

На фиг. 1 показана структурна электрическа схема устройства; на фиг. 2-5 - временные диаграммы, по. сн ющие работу устройства.

Устройство содержит входную шину 1, котора соединена с входом блока 2 задержки , выполненного в виде последовательно соединенных(2 -1)-гоэлементов (2-1}-(2 -1) задержки и с первыми входами первого элемента И-НЕ 3 и первого элемента ИЛИ-НЕ 4, Выход элемента НЕ-И 3 соединен с первым входом первого триггера 5, а первый вход - с D-входом второго триггера 6. Второй вход триггера 5 соединен с вторым входом третьего триггера 7, выход элемента ИЛИ-НЕ 4 соединен с первым входом четвертого триггера 8, второй вход которого соединен с вторым входом п того триггера 9. Выход триггера 5 соединен с первым входом второго элемента И-НЕ 10 выход элемента ИЛИ-НЕ 4 соединен с первым входом второго элемента ИЛИ-НЕ 11, Выходы триггеров 7 и 9 соединены соответственно с первым и вторым входами третьего элемента И-НЕ 12, Входна шина 1 соединена с первым информационным входом мультиплексора 13, адресные входы которого поразр дно соединены с выходами регистра 14 пам ти. Выход элемента И-НЕ 12 соединен с первой выходной шиной 15, выход триггера 5 - с второй выходной шиной 16, второй выход триггера 8 - с третьей выходной шиной 17. Входы регистра 14 соединены с кодовой шиной 18, С-вход тригэлемента ИЛИ-НЕ 11, мультиплексора 13, регистра 14 пам ти, кодовой шины 18, шины 19 сброса, причем триггер 5 содержит в своем составе элемента И-НЕ 21 и 22, триггер 6 - элементы И-НЕ 23 и 24, триггер 8 - элементы ИЛИ-НЕ 25 и 26, триггер 9 - элементы ИЛИ-НЕ 27 и 28. 1 з.п. ф-лы, 5 ил,

гера бсоединен с шиной 19 сброса, вторыми входами триггеров 5 и 7 и входом элемента НЕ 20. Триггер 5 выполнен на элементах И-НЕ 21 и 22, триггер 7 - на элементах

И-НЕ 23 и 24, триггер 8 - на элементах ИЛИ-НЕ 25 и 26, триггер 9 - на элементах ИЛИ-НЕ 27 и 28. Выход элемента (2-1) задержки соединен с (1+1)-м информационным входом мультиплексора 13, где ,2(2N-2 ), N - число разр дов кодовой шины 18, причем выход блока 2 задержки соединен с 2-м информационным входом мультиплексора 13, выход котооого соединен с вторыми входами элементов И-НЕ 3 и ИЛИ-НЕ 4,

третьи входы которых соединены с инверсным выходом триггера 6. Выход элемента И-НЕ 3 соединен с вторым входом элемента И-НЕ 10, выход которого соединен с первым входом триггера 7. Первый выход триггера 8 соединен с вторым входом элемента ИЛИ-НЕ 11, выход которого соединен с первым входом триггера 9, второй вход которого соединен с выходом элемента НЕ 20. Ни фиг. 2-5 цифровые обозначени временных диаграмм соответствуют номерам элементов и шин, на которых формируетс соответствующий сигнал.

Устройство работает следующим образом .

С входной шины 1 входной сигнал со стандартными логическими уровн ми подаетс на блок 2 задержки, необходимое количество элементов (2-1) которого подключено мультиплексором 13, управл емым регистром 14, в который предварительно записываетс с шины 18 в двоичном коде порог минимальной длительности импульсов, которые нужно регистрировать. Перед подачей импульсов на шину 1, триггеры 5, 7-9

0 сбрасываютс инверсным импульсом, подаваемым на шину 19, по заднему фронту которого в триггере 6 запоминаетс логический уровень, присутствующий на входной шине 1. При этом на выходных ши5 нах 15-17 устанавливаютс уровни логиче- кого нул , а триггер 6 вклюнает один из элементов 3 или 4, При одиночном положительном перепаде срабатывает триггер 5 и логическа единица по вл етс на выходной шине 16, при одиночном отрицательном перепаде срабатывает триггер 8 и логическа единица по вл етс на шине 17. При импульсном сигнале, длительность которого превышает врем задержки блока 2, срабатывают , триггеры 7 илиЭ, и на выходе элемента И-НЕ 12, соединенном с выходной шиной 15, по витс уровень логической единицы.

После подачи импульса сброса на шину 19 устройство готово к следующему циклу работы.

В качестве элементов задержки можно примен ть отрезки коаксиального кабел или логические элементы интегральных микросхем. В макете устройства, выполненного на микросхемах эмиттерно-св заниой логики серии К1500, удалось получить диапазон перестройки минимальной длительности обнаруживаемых импульсов от 1,8 не и дискретностью перестройки около 1 не.

Claims

Формула изобретени 1. Селектор .импульсных сигналов по длительности, содержащий блок задержки, вход которого соединен с входной шиной и первыми входами первого элемента И-НЕ и первого элемента ИЛИ-НЕ, а выход-с вторыми входами первого элемента И-НЕ, и первого элемента ИЛИ-НЕ причем выход первого элемента И-НЕ соединен с первым входом первого триггера, выход которого соединен с первым входом второго элемента И-НЕ, выход третьего элемента И-НЕ соединен с первой выходной шиной, а также элемент НЕ и вторую и третью выходные шины, отличающийс тем, что, с целью обеспечени возможности селекции одиночных перепадов уровней входного сигнала с запоминанием результата селекции при одновременном обеспечении возможности запоминани результата селекции входных импульсов, превышающих по длительности заданный порог, в него введены

с второго по п тый триггеры, шина сброса и второй элемент ИЛИ-НЕ, первый вход кото0 рого соединен с выходом первого элемента ИЛИ-НЕ и первым входом четвертого триггера , второй вход - с первым выходом четвертого триггера, а выход-с первым входом п того триггера, второй вход которого сое5 динен с вторым входом четвертого триггера и выходом элемента НЕ, вход которого соединен с шиной сброса с С-входом второго триггера, D-вход которого соединен с входной шиной, а инверсный выход - с третьими входами первого элемента И-НЕ и первого элемента ИЛИ-НЕ, причем выход первого элемента И-НЕ соединен с вторым входом второго элемента И-НЕ, выход которого соединен с первым входом третьего триггера,

5 выход которого соединен с первым входом третьего элемента И-НЕ; второй вход которого соединен с выходом п того триггера, причем выход первого триггера соединен с второй выходной шиной, второй выход чет0 вертого триггера - с третьей выходной шиной , а вторые входы первого и третьего триггеров - с шиной сброса.
2. Селектор по п. 1,отличающий-, с тем, что, с целью обеспечени возможно5 сти изменени порога селекции, в него введены мультиплексор, 2м-ой информационный вход которого соединен с выходом блока задержки, а выход - с вторыми входами первого элемента И-НЕ и первого эле0 мента ИЛИ-НЕ, а также регистр пам ти и кодова шина, а блок задержки выполнен в виде (2N-1)-ro последовательно соединенных элементов задержки, первый из которых соединен с входом блока задержки,

5 выход 1-го элемента задержки соединен с (1+1)-м информационным входом мультиплексора , где ,2,...,(2 -2), N-число разр дов кодовой шины, причем первый информационный вход мультиплексора сое0 динен с входной шиной, а адресные входы поразр дно соединены с выходами регистра пам ти, входы которого соединены с кодовой шиной.

-безразличное состо ние Фиг Z

fff

17

-х

15

- Яезразличное состо ние VusJ

8+Гго г

Ј

19 W

12

К - безразличное состо ние

фигЛ

V

tf

t

«t--

-V

rflJTfr

r

7

Ґ

IB +TZQ

5е

//

T1Z+T20

EП

7

3

T11

-L

I

J