SU1658395A1 - Device for evaluating the validity of digital data transmission - Google Patents

Device for evaluating the validity of digital data transmission Download PDF

Info

Publication number
SU1658395A1
SU1658395A1 SU894681394A SU4681394A SU1658395A1 SU 1658395 A1 SU1658395 A1 SU 1658395A1 SU 894681394 A SU894681394 A SU 894681394A SU 4681394 A SU4681394 A SU 4681394A SU 1658395 A1 SU1658395 A1 SU 1658395A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
unit
inputs
control
Prior art date
Application number
SU894681394A
Other languages
Russian (ru)
Inventor
Сергей Жанович Кишенский
Валерий Эдмундович Игнатьев
Вера Борисовна Панова
Ольга Юрьевна Христенко
Original Assignee
Московский Институт Инженеров Гражданской Авиации
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский Институт Инженеров Гражданской Авиации filed Critical Московский Институт Инженеров Гражданской Авиации
Priority to SU894681394A priority Critical patent/SU1658395A1/en
Application granted granted Critical
Publication of SU1658395A1 publication Critical patent/SU1658395A1/en

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

Изобретение относитс  к технике св зи. Цель изобретени  - повышение быстродействи . Устройство содержит датчик 1 сигнала текста, аппаратуру 2 передачи данных, блок 3 сравнени  кодов, регистр 4 сдвига, интегратор 5 аналого-цифровой преобразователь (АЦП) 6, блок 7 синхронизации, элемент И 8, детектор 9 ошибок, счетчик 10 ошибок, блоки 11-13 регистрации, дешифратор 14,блок 15 управлени , блок 16 делени  и блок 17 индикации. Поставленна  цель достигаетс  тем, что адресные шины всех блоков 11-13 регистрации соединены с выходом АЦП 6 и выходом блока 15 управлени , в результате чего осуществл етс , непосредственно в режиме измерений, сортировка результатов измерени . 2 з.п. ф-лы, 3 ил.The invention relates to communication technology. The purpose of the invention is to increase speed. The device contains a text signal sensor 1, a data transmission apparatus 2, a code comparison unit 3, a shift register 4, an integrator 5 analog-to-digital converter (ADC) 6, a synchronization block 7, element 8, an error detector 9, an error counter 10, blocks 11 -13 registrations, the decoder 14, the control unit 15, the division unit 16 and the display unit 17. This goal is achieved by the fact that the address buses of all registration blocks 11-13 are connected to the output of the A / D converter 6 and the output of the control unit 15, as a result of which the measurement results are sorted directly in the measurement mode. 2 hp f-ly, 3 ill.

Description

Фиг. 2FIG. 2

Фиг.ЗFig.Z

Claims (4)

Формула изобретенияClaim 1. Устройство для определения достоверности передачи дискретной информации, содержащее датчик сигнала текста, выход которого через канал связи подключен к входу аппаратуры передачи данных, последовательно соединенные блок сравнения кодов, вход которого соединен с выходом аппаратуры передачи данных, регистр сдвига и элемент И. блок синхронизации, первый вход которого соединен с выходом аппаратуры передачи данных, первый выход соединен с управляющим входом регистра сдвига, а второй выход с одним из входов элемента И, последовательно соединенные интегратор, вход которого соединен с входом аппаратуры передачи данных и аналого-цифровой преобразователь, упоавляющий вход которого соединен с вторым выходом блока синхронизации, счетчик ошибок, последовательно соединенные блок управления, блок деления и блок индикации, отличающееся тем, что. с целью повышения быстродействия, введены детектор ошибок, вход которого соединен с входом интегратора, второй вход соединен с другим входом блока сравнения кодов и третьим выходом блока синхронизации, а выход соединен с входом счетчика ошибок, другой вход которого соединен с вторым выходом блока синхронизации и входом блока управления, дешифратор, вход которого соединен с выходом счетчика, первый блок регистрации, информационный аход которого соединен с вторым выходом блока синхронизации, а выход со вторым входом блока деления, второй блок регистрации, информационный вход которого соединен с выходом элемента И. а выход соединен с третьим входом блока деления. η дополнительных блоков регистрации, информационные входы которых соединены с соответствующими выходами дешифратора, а выходы соединены с соответствующими входами блока индикации, причем первые адресные входы всех блоков регистрации соединены с выходом аналогоцифрового преобразователя, вторые адресные входы соединены с вторым выходом блока управления, выход которого соединен с вторым входом блока синхронизации, и первыми управляющими входами всех блоков регистрации, вторые управляющие входы которых соединены с вторым выходом блока синхронизации.1. A device for determining the reliability of the transmission of discrete information, containing a text signal sensor, the output of which through a communication channel is connected to the input of the data transmission equipment, a series of code comparison unit, the input of which is connected to the output of the data transmission equipment, a shift register and an element I. The synchronization unit the first input of which is connected to the output of the data transmission equipment, the first output is connected to the control input of the shift register, and the second output with one of the inputs of the element And is connected in series internal integrator, the input of which is connected to the input of data transmission equipment and an analog-to-digital converter, the input of which is connected to the second output of the synchronization unit, an error counter, series-connected control unit, division unit and display unit, characterized in that. in order to improve performance, an error detector has been introduced, the input of which is connected to the integrator input, the second input is connected to another input of the code comparison unit and the third output of the synchronization unit, and the output is connected to the input of the error counter, the other input of which is connected to the second output of the synchronization unit and input a control unit, a decoder, the input of which is connected to the output of the counter, the first registration unit, the information output of which is connected to the second output of the synchronization unit, and the output with the second input of the division unit, the second lock register having an information input coupled to an output element and AI output is connected to the third input of block division. η additional registration blocks, the information inputs of which are connected to the corresponding outputs of the decoder, and the outputs are connected to the corresponding inputs of the display unit, the first address inputs of all registration blocks connected to the output of the analog-digital converter, the second address inputs connected to the second output of the control unit, the output of which is connected to the second input of the synchronization block, and the first control inputs of all registration blocks, the second control inputs of which are connected to the second output of the block synchronization. 2. Устройство поп. 1, отличающеес я тем, что каждый блок регистрации содержит последовательно соединенные коммутатор, первый и второй входы которого являются соответственно первым и вторым адресными входами блока регистрации, а третий вход является первым управляющим входом блока регистрации, и блок памяти, последовательно соединенные регистр хранения и сумматор, выходы которого соединены с входами регистра хранения и двунаправленной шиной блока памяти, являющейся выходом блока регистрации, формирователь, вход которого соединен с управляющим входом регистра хранения, являющегося вторым управляющим входом блока регистрации, а выход соединен с управляющим входами блока памяти и сумматора, второй вход которого является информационным входом блока регистрации.2. The device pop. 1, characterized in that each registration unit contains a series-connected switch, the first and second inputs of which are respectively the first and second address inputs of the registration unit, and the third input is the first control input of the registration unit, and a memory unit connected in series to the storage register and adder the outputs of which are connected to the inputs of the storage register and the bi-directional bus of the memory unit, which is the output of the registration unit, the driver, the input of which is connected to the control input of the reg the storage isra, which is the second control input of the registration unit, and the output is connected to the control inputs of the memory unit and the adder, the second input of which is the information input of the registration unit. 3. Устройство по π. 1, отличающеес я тем, что блок управления содержит последовательно соединенные счетчик, вход которого является входом блока управления, триггер, выход которого является первым выходом блока управления, элемент И и счетчик текущего адреса, выход которого является вторым выходом блока управления. второй выход соединен с вторыми входами счетчика и триггера, и генератор.3. The device according to π. 1, characterized in that the control unit comprises a counter connected in series, the input of which is the input of the control unit, a trigger whose output is the first output of the control unit, an AND element and a current address counter, the output of which is the second output of the control unit. the second output is connected to the second inputs of the counter and trigger, and the generator. 5 выход которого соединен с вторым входом элемента И.5, the output of which is connected to the second input of the element I. Фиг. 2FIG. 2 Фиг.ЗFig.Z
SU894681394A 1989-04-20 1989-04-20 Device for evaluating the validity of digital data transmission SU1658395A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894681394A SU1658395A1 (en) 1989-04-20 1989-04-20 Device for evaluating the validity of digital data transmission

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894681394A SU1658395A1 (en) 1989-04-20 1989-04-20 Device for evaluating the validity of digital data transmission

Publications (1)

Publication Number Publication Date
SU1658395A1 true SU1658395A1 (en) 1991-06-23

Family

ID=21442890

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894681394A SU1658395A1 (en) 1989-04-20 1989-04-20 Device for evaluating the validity of digital data transmission

Country Status (1)

Country Link
SU (1) SU1658395A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1100745.кл. Н 04 L1/10, 1983. *

Similar Documents

Publication Publication Date Title
SU1658395A1 (en) Device for evaluating the validity of digital data transmission
US5862226A (en) Automatic mode detection in digital audio receivers
KR970063944A (en) Telephone terminal with frequency division circuit and method and frequency division circuit
SU1117848A1 (en) Binary cyclic code decoder
SU1674121A1 (en) Device for determining number sign presented in system of residual classes
SU1091358A1 (en) Address information transmission device
SU1022118A1 (en) Device for control system diagnostics
SU1385300A1 (en) Signature analyzer
RU2020749C1 (en) Bit-by-bit comparison analog-to-digital converter
SU1345263A1 (en) Device for checking rom
SU1695310A1 (en) Digital unit control device
SU1124311A1 (en) Table modulo 3 adder with error correction
SU1103239A1 (en) Parallel code parity checking device
SU1647918A1 (en) Frequency-to-code transducer
SU1661770A1 (en) Test generator
SU1485245A1 (en) Error detector
SU1513523A1 (en) Storage with self-check
SU1037261A1 (en) Digital unit checking device
SU1495778A1 (en) Multichannel device for input of analog data
SU1596453A1 (en) Pulse recurrence rate divider
SU824318A1 (en) Device for testing fixed storage units
SU1372348A1 (en) Device for reducing excessive information
SU1566354A1 (en) Device for localization of errors in binary sequence
JPH0766434B2 (en) Semiconductor device
SU1043662A1 (en) Fourier coefficient computing device