SU1656692A1

SU1656692A1 - Приемник двоичных символов

Info

Publication number: SU1656692A1
Application number: SU894722188A
Authority: SU
Inventors: Марк Исаакович Жодзишский; Юрий Исаакович Жодзишский; Дмитрий Геннадиевич Козлов; Сергей Владимирович Люсин
Original assignee: Предприятие П/Я А-7956; Московский авиационный институт
Priority date: 1989-06-08
Filing date: 1989-06-08
Publication date: 1991-06-15

Abstract

Изобретение относитс к электросв зи. Цель изобретени - повышение помехозащищенности . Приемник содержит фильтр 1 нижних частот, регулируемый аттенюатор 2, сумматоры 3 и 33, генератор 4 вспомогательного шума, компараторы 5-9, сумматоры 10-13 по модулю два, элемент НЕ 14, элемент ИЛ И 15, элемент И 16, делитель 17 частоты, реверсивный счетчик 18, эталонный генератор 19, блок 20 задержки, счетчики 21-26, переключатели 27-32, цифровой компаратор 34, посто нное запоминающее устройство 35, ограничитель 36 уровн и блок 37 синхронизации. Входна смесь сигнала и помехи через фильтр 1 поступает на аттенюатор 2, коэффициент ослаблени которого определ етс кодом счетчика 18, включенного в цепь обратной св зи приемника. Эта цепь поддерживает посто нным врем нахождени смеси вне заданного интервала, которое определ етс коэффициентом делени делител 17. К стабилизированной по уровню смеси далее добавл етс вспомогательное шумовое напр жение дл того, чтобы избежать возможного подавлени сигнала мощной помехой при ограничении в компараторах 5-9. Путем последующих преобразований на выходе приемника формируетс оценка двоичного символа информации. 1 ил. Ё

Description

Изобретение относитс к технике электросв зи и может использоватьс в системах передачи дискретной информации и телеграфии.

Цель изобретени - повышение помехозащищенности .

На чертеже изображена структурна электрическа схема предлагаемого приемника.

Приемник содержит фильтр 1 нижних частот, регулируемый аттенюатор 2, первый сумматор 3, генератор 4 вспомогательного шума, N+2 компараторов 5-9, N+1 сумматоров 10-13 по модулю два, элемент НЕ 14, элемент ИЛИ 15, элемент И 16, делитель 17 частоты, реверсивный счетчик 18, эталонный генератор 19, блок 20 задержки, N+3 счетчиков 21-26, N+3 переключателей 27- 32, второй сумматор 33, цифровой компаратор 34, посто нное запоминающее устройство 35, ограничитель 36 уровн , блок 37 синхронизации .

Приемник работает следующим образом.

На вход приемника поступает смесь сигнала и помехи. После прохождени фильтра 1 она поступает на регулируемый аттенюатор 2, коэффициент ослаблени которого определ етс кодом старших разр дов реверсивного счетчика 18, включенного в цепь обратной св зи приемника. Стабилизированна по уровню смесь поступает на вход сумматора 3 (аналогового), где к ней добавл етс вспомогательное шумовое напр жение смещени с амплитудой , которое формируетс генератоО

ел а а о ю

ром 4. Вспомогательное напр жение добавл етс дл того, чтобы избежать возможного подавлени сигнала мощной помехой при ограничении в компараторах. Сформированное таким образом напр жение подаетс на неинвертирующие входы N+ 2 компараторов 5-9, на инвертирующие входы которых подаютс посто нные напр жени Ui/U2 ...UN+ 2 от источника питани , причем Ui-U2 U2-U3...UN-H-UN+2 AU.

Сигналы с выходов компараторов в виде логических уровней подаютс на входы N+1 сумматоров 10-13, причем на каждый из блоков поступают сигналы с выходов соседних компараторов (т.е. имеющих напр жени срабатывани , отличающиес на Ли). Сигналы с выхода сумматоров 10-13 определ ют врем нахождени т смеси сигнала , помехи и вспомогательного шумового напр жени в 1-й внутренней зоне между значени ми Ui и Ui-1 (, N+2) за врем , равное длительности двоичного символа информации т . Сигнал с выхода компаратора 5 определ ет врем нахождени смеси выше уровн Ui за врем т , а сигнал с выхода элемента НЕ 14 - врем нахождени смеси ниже уровн UN+З за врем г . Очевидно

N -1-3

2

I 1

Каждый из счетчиков 21-26 подсчитывает число импульсов эталонного генератора 19 за врем нахождени смеси в 1-й зоне, т.е. формирует оценку т в двоичном коде. По сигналу синхронизации,подаваемому на установочный вход каждого счетчика с выхода блока 37 в момент окончани двоичного символа, код, накопленный в каждом счетчике, умножаетс в соответствующем перемножителе на свой коэффициент bi. хран щийс в посто нном запоминающем устройстве 35. Выборка соответствующих коэффициентов из посто нного запоминающего устройства 35 производитс по сигналу (импульсу считывани ), подаваемому на его тактовый вход от блока 37. Этот сигнал аналогичен сигналу, подаваемому на установочные входы счетчиков. Данное посто нное запоминающее устройство вл етс безадресным: каждый коэффициент по своей шине подаетс на вход соответствующего перемножител в момент поступлени импульса считывани . При этом содержимое каждого счетчика обнул етс . Результаты N+3 перемножений суммируютс в сумматоре 33 (цифровом) полученна сумма сравниваетс с нулевым порогом в цифровом компараторе 34, на выходе которого формируетс оценка двоичного символа.

Цепь обратной св зи работает следующим образом. Сигналы с выходов компаратора 5 и элемента НЕ 14 определ ют суммарное врем нахождени смеси внеин- тервала напр жений 1)м+2, Ui . Объедин в элементе ИЛИ 15, эти сигналы поступают на первый вход элемента Т 16, на второй вход которого поступают импульсы с выхода эталонного генератора 19, задержанные в

блоке 20 на врем -1 , где тэт - период

следовани импульсов эталонного генератора 19. Импульсы с выхода элемента И 16 поступают на вход обратного счета ревер- 5 сивного счетчика 18, на вход пр мого счета которого поступают импульсы эталонного генератора 19, прошедшие через делитель

17.Блок 20 необходим дл избежани возможности одновременного поступлени им0 пульсов на оба входа реверсивного счетчика

18.Код старших разр дов реверсивного счетчика 18 управл ет коэффициентом ослаблени дискретного регулируемого аттенюатора 2, через который замыкаетс

5 цепь обратной св зи приемника.Таким образом , цепь обратной св зи поддерживает посто нным врем нахождени смеси вне интервала и|м- 2,и1. которое определ етс коэффициентом делени делител

0 17 частоты.

Claims

Формула изобретени Приемник двоичных символов, содержащий последовательно соединенные фильтр нижних частот, ограничитель уровн

5 и блок синхронизации, эталонный генератор , выход которого соединен с входом делител частоты, первый компаратор, выход которого соединен с первым входом эле0 мента ИЛИ, элемент И, реверсивный счетчик , отличающийс тем, что, с целью повышени помехозащищенности, в него введены регулируемый аттенюатор, первый сумматор, генератор вспомогательного шу5 ма, блок задержки, N компараторов, N+1 сумматоров по модулю два, N+3 счетчиков, N+3 перемножителей, второй сумматор, цифровой компаратор и посто нное запоминающее устройство, причем выход

0 фильтра нижних частот через регулируемый аттенюатор соединен с первым входом первого сумматора, второй вход которого соединен с выходом генератора вспомогательного шума, выход первого сум5 матора соединен с входами всех компараторов , выход каждого из которых соединен с соответствующими входами двух соседних сумматоров по модулю два, выходы каждого сумматора по модулю два и выходы первого компаратора и элемента НЕ соединены со счетными входами соответствующих счетчиков , тактирующие входы которых, первый вход элемента И и второй вход блока синхронизации соединены с выходом блока задержки , вход которого соединен с выходом эталонного генератора, выход каждого счетчика соединен с первым входом перемножител , вторые входы и выходы которых соединены с соответствующими выходами посто нного запоминающего устройства и соответствующими входами второго сумматора , выход которого через цифровой компаратор соединен с третьим входом блока

0

синхронизации, выход которого соединен с входом посто нного запоминающего устройства и соответствующими входами счетчиков , выход последнего компаратора соединен с входом элемента НЕ, выход которого соединен с вторым входом элемента ИЛИ, выход которого подключен к второму входу элемента И, выход которого соединен с первым входом реверсивного счетчика, второй вход и выход которого соединены соответственно с выходом делител частоты и вторым входом регулируемого аттенюатора.