SU1656523A1 - Устройство дл поиска максимального числа - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике, в частности к устройствам дл  поиска максимального числа, и может быть использовано в качестве составной части блока нормализации пор дка чисел с плавающей зап той в ЭВМ, комплексах и системах на модул х с большой степенью интеграции. Целью изобретени   вл етс  повышение быстродействи . Устройство содержит регистр 1 управлени  вход 2 Начало работы устройства, ры 3 чисел, триггер управлени  4, элемент ИЛИ 5, управл ющий выход 6 устройгтпа, элемент И 7, генератор 8, элемент задерхкн 9, сумматоры 10, элементы И-ИЛИ 11 входы 12 чисел устройства, информационные зы- ходы 13 устройства, группа элементов И Ч, элемент И-НЕ 15, группу триг героз 1Г, сдвиговый регистр 17, дешифратор 18. 1 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике, в частности к устройствам поиска максимального числа, и может быть использовано в блоках нормализации пор дка чисел с плавающей зап той в системах с большой степенью интеграции.

Цель изобретени  - повышение быстродействи  устройства и сокращение аппаратурных затрат.

На чертеже приведена структурна  схема устройства.

Устройство содержит регистр 1 управлени , вход 2 Начало работы устройства, регистры 3 чисел, триггер 4 управлени , элемент ИЛИ 5, управл ющий выход 6 устройства , элемент И 7. генератор 8, элемент 9 задержки, сумматоры 10, элементы И-ИЛИ 11, входы 12 чисел устройства, информационные выходы 13 устройства, группу элементов И 14, элемент И-НЕ 15, группу триггеров 16, сдвиговый регистры 17 и дешифратор 18.

Устройство работает следующим образом .

По сигналу Начало работы, поступающему по входу 2, с информационных входов 12.1 устройства на регистры 3.1 чисел поступают двоичные числа, подлежащие анализу на максимум. По сигналу Начало работы : регистр 1 управлени  устанавливаетс  в исходное состо ние 100 ..00 ; сдвиговый регистр 17 устанавливаетс  в исходное состо ние ...dO ; триггеры 16.1 (I 1. п) устанавливаютс  в состо ние 0 ; Триггер 4 управлени  устанавливаетс  в состо ние Г.

Единичный сигнал на выходе триггера 4 управлени  через элемент И 7 подключает генератор 8 ко всем входам разрешени 

О

ел о ел ю со

суммировани  (первым управл ющим входам ) сумматоров 10.1, I 1, п, а также к разрешающему выдачу кода входу (второму управл ющему входу) регистра 1. Одновременно этот сигнал через соответствующие элементы 11.1 И-ИЛИ подключает генератор 8 к разрешающим выдачу кода входам регистров 3.1. Описанные сигналы на входах указанных элементов устройства определ ют выполнение операций суммировани  кодов анализируемых чисел и текущего кода второго числа на соответствующих сумматорах 10.1.

Формируемый определенным образом (описанным ниже) в течение цикла работы устройства код второго числа (на регистре 1) позвол ет при суммировании его в каждом j-м такте работы устройства с кодом 1-го анализируемого числа определить в этом такте содержимое J-ro разр да 1-го числа по состо нию инверсного выхода переполнени  1-го сумматора 10.1. В зависимости от содержимого j-ro разр да соответствующего регистра 3.1 инверсный выход переполнени  1-го сумматора 10.1 в j-м такте устанавливаетс  в 1 или О.

С инверсных выходов переполнени  сумматоров сигналы поступают на входы дешифратора 18. Дешифратор 18 формирует на своих выходах сигналы, свидетельствующие о том, что в состо нии 6 в данном такте находитс  единственный выход переполнени  1-го сумматора 10.1, т.е. только у одного анализируемого числа данный разр д единичный.

В последнем случае это число будет максимальным, и сигнал с соответствующего выхода дешифратора 18 через соответствующий элемент И-ИЛИ подаетс  на разрешающий выдачу кода вход регистра 3.I анализируемых чисел, и код числа с этого регистра поступает на информационные выходы 13.1 устройства. При этом сигнал с выхода дешифра,ора 13 через элемент ИЛИ 5 подаетс  на нулевой вход триггера 4, устанавлива  его в О, и тем самым отключает генератор 8 от схемы.

Одновременно этот сигнал  вл етс  сигналом конца работы. Устройство заканчивает свою работу и готово к анализу следующей последовательности чисел.

В случае, если в О установлены все или несколько инверсных выходов переполнени  сумматоров 10.1, происходит следующее .

Сигналы с инверсных выходов переполнени  сумматоров 10.1 подаютс  на входы элемента И-НЕ 15, который формирует единичный сигнал, поступающий на первые объединенные по И входы установки в единичное состо ние всех триггеров 16.1. Если при этом на вторые объединенные по И входы соответствующих триггеров 16.1 подаетс  единичный сигнал с инверсных выходов

переполнени  соответствующих сумматоров 10, то соответствующий триггер 16.1 устанавливаетс  в 1 и сигнал с его единичного выхода поступает на второй управл ющий вход соответствующего сумма0 тора 10.1. Тем самым блокируетс  работа соответствующего сумматора 10.1. и этот сумматор, а значит, и соответствующий регистр 3.1 отключаютс  от схемы, а именно от дешифратора, элемента И-НЕ 15 и генера5 тора 8, так как нулевой сигнал с нулевого выхода триггера 16.1 подаетс  на входы соответствующих элементов И-ИЛИ 11.1. Таким образом, число на соответствующем регистре 3.1 исключаетс  из анализа.

0В случае, если все инверсные выходы

переполнени  сумматоров 10.1 в данном такте установ тс  в 1, т.е. соответствующий разр д всех анализируемых чисел нулевой , то отключени  регистров 3.1 не

5 происходит, так как единичный сигнал на выходе элемента И-НЕ 15 сформирован не будет.

Код второго числа на регистре 1 формируетс  в начале работы устройства, как опи0 сано выше, и далее дл  каждого 1-го такта в каждом (1-1)-м такте следующим образом.

Одновременно с по влением на выходах элементов И-ИЛИ 11.1 сигналов, поступающих через эти элементы на первые

5 управл ющие входы регистров 3.1 от генератора 8, с выхода элемента 9 задержки на второй управл ющий вход сдвигового регистра 17 поступает задержанный на соответствующее врем  единичный сигнал.

0 Происходит сдвиг содержимого этого регистра 17 на один разр д вправо. Соответствующий разр д регистра второго числа 1 в результате этого устанавливаетс  в 1. В зависимости от того, имело ли место пере5 полнение хот  бы одного сумматора 10.1 в данном такте работы устройства, что определ етс  состо нием выхода элемента И- НЕ 15.1, предыдущий разр д регистра 1 обнул етс  (переполнение было) или остает0 с  единичным.

Обнуление происходит подачей на нулевой вход соответствующего разр да регистра 1 сигнала с выхода соответствующего 5 элемента 14.1, на первый вход которого (как и всех элементов 14.1) подаетс  сигнал с выхода элемента И-НЕ 15, а на второй - сигнал с установившегос  после сдвига в состо ние 1 разр да сдвигового регистра 17.

Таким образом, в следующем такте путем суммировани  сформированного кода второго числа с каждым кодом анализируемых чисел на соответствующем сумматоре 10.1 по состо нию инверсных выходов переполнени  этих сумматоров проводитс  ана- лиз очередного битового среза анализируемых чисел, зафиксированных на регистрах 3.1, не отключенных от схемы.

Далее сформированный генератором 8 очередной импульс по вл етс  на первых управл ющих входах сумматоров 10.1, регистров 3.1 и регистра 1, и описанный процесс повтор етс . Если ситуаци  возникновени  единственного нул  на выходах переполнени  сумматоров 10.1 не возникла, то как только в (т+1)-м разр де сдвигового регистра 17 по вл етс  единичный сигнал, этот сигнал через элементы И-ИЛИ 11.1 поступает на первые управл ющие входы всех не- отключенных регистров 3.1 и коды чисел с этих регистров поступают на информационные выходы 13.1 устройства. Единичный сигнал через элемент ИЛИ 5 поступает на нулевой вход триггера 4 управлени , отключа  при этом генератор 8 от схемы. Этот же сигнал одновременно  вл етс  сигналом Конец работы и по вл етс  на управл ющем выходе 6 устройства. Таким образом, устройство закончило полный цикл работы и готово к сортировке очередной последовательности чисел.

Claims (1)

1. Формула изобретени 

   Устройство дл  поиска максимального числа, содержащее п регистров чисел, группы триггеров, элемент И-НЕ, генератор им пульсов, элемент задержки, элемент И, элемент ИЛИ, триггер управлени , дешифратор , группу элементов И.отличающе- е с   тем, что, с целью повышени  быстродействи  и сокращени  аппаратурных затрат , в него введены п сумматоров, n-элементов И-ИЛИ, регистр управлени , сдвиговый регистр, вход установки которого  вл етс  входом Начало работы устройства и соединен с первым управл ющим входом регистра управлени , с входом установки в Г триггера управлени , с входами установки в О триггеров группы, с входами записи регистров чисел, выходы разр дов которых  вл ютс  соответствующими информационными выходами устройства и соединены с входами первых групп соответствующих сумматоров, входы вторых групп сумматоров подключены к выходам разр - 5 дов регистра управлени , вход установки в О триггера управлени   вл етс  управл ющим выходом устройства и соединен с выходом элемента ИЛИ, пр мой выход триггера управлени  соединен с первым

   0 входом элемента И, второй вход которого соединен с выходом генератора импульсов, а выход - с первыми управл ющими входами сумматоров, с первыми входами первых элементов И, элементов И-ИЛИ группы, с

   5 еторым управл ющим входом регистра управлени  и через элемент задержки с входом сдвига сдвигового регистра, 1-й выход которого (I 2, ... т, т - количество разр дов ) соединен с первым входом (И)-го эле0 мента И группы и с входом установки в 1 i-ro разр да регистра управлени , вход у„- тановки в О (i-1)-ro разр да которого соединен с выходом (И)го элемента И группы, вторые входы элементов И группы объеди5 нены и соединены с выходом элемента И- НЕ и с первыми объединенными по И входами установки в 1 триггеров группы, вторые объединенные по И входы установки в 1 которых подключены к выходам пере0 полнени  соответствующих сумматоров, к второму входу первого элемента И и к первому входу второго элемента И соответствующихэлементовИ-ИЛИ ,к соответствующим входам элемента И-НЕ и

   5 дешифратора, выходы которого соединены с входами элемента ИЛИ и с первыми и вторыми входами третьего элемента И соответствующих элементов И-ИЛИ, выходы которых соединены с управл ющими входами

   0 соответствующих регистров, информационные входы которых  вл ютс  входами чисел устройства, вторые входы вторых элементов И элементов И-ИЛИ объединены и соединены с выходом (т+1)-го разр да сдвигового

   5 регистра и с дополнительным входом элемента ИЛИ, вторые входы первых элементов И элементов И-ИЛИ соединены с инверсными выходами соответствующих триггеров группы, пр мые выходы которых

   0 соединены с вторыми управл ющими входами соответствующих сумматоров.