SU1649561A1 - Device for graph parameters analysis - Google Patents
Device for graph parameters analysis Download PDFInfo
- Publication number
- SU1649561A1 SU1649561A1 SU4396694K SU4396694K SU1649561A1 SU 1649561 A1 SU1649561 A1 SU 1649561A1 SU 4396694 K SU4396694 K SU 4396694K SU 4396694 K SU4396694 K SU 4396694K SU 1649561 A1 SU1649561 A1 SU 1649561A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- graph
- input
- vertices
- output
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл исследовани систем, описываемых графами . Целью изобретени вл етс расширение функциональных возможностей устройства за счет определени множества всех стоков графа. Устройство содержит блок 1 синхронизации, блок 2 определени достигающих вершин, блок 3 задани матрицы смежности, накапливающий блок 4 ло- гического сложени , вход 5 пуска устройства, вход 6 начальной установки устройства , выход 7 блока 1 синхронизации, выходы 8 группы блока 1 синхронизации, выход 9 признака достижимости вершины из всех вершин графа и выходы 10 признаков принадлежности вершин массиву стоков графа устройства. Перед началом работы обнул ют блок 4, в блок 3 занос т информацию о топологии графа, На вход 5 пуска устройства подают импульс уровн логической единицы. При этом блок 1 синхронизации формирует последовательность сигналов, предусмотренную временной диаграммой его работы, по которой в блоке 4 формируетс массив стоков графа. 3 ил. ЁThe invention relates to computing and can be used to study the systems described by graphs. The aim of the invention is to expand the functionality of the device by determining the set of all the drains of the graph. The device contains a synchronization unit 1, a unit for detecting reaching vertices, a block 3 for setting the adjacency matrix, a logical addition block 4, a device start input 5, a device initial setup input 6, a synchronization block output 7, outputs 8 for the synchronization unit group 1, exit 9 of the sign of reachability of a vertex from all vertices of the graph and exits of 10 signs of belonging to the vertices of the sinks of the device graph. Before starting work, block 4 is nullified, block 3 is entered with information about the topology of the graph. A logic unit level impulse is fed to the device start input 5. In this case, the synchronization unit 1 generates a sequence of signals, provided for by the time diagram of its operation, according to which in block 4, an array of graph sinks is formed. 3 il. Yo
Description
Изобретение относитс к вычислительной технике и может быть использовано дл исследовани систем, описываемых графами .The invention relates to computing and can be used to study the systems described by graphs.
Целью изобретени вл етс расширение функциональных возможностей устройства за счет определени множества всех стоков графа.The aim of the invention is to expand the functionality of the device by determining the set of all the drains of the graph.
На фиг.1 представлена функциональна схема устройства; на фиг. 2 - временна диаграмма работы блока синхронизации; на фиг. 3 - функциональна схема блока определени достигающих вершин.Figure 1 shows the functional diagram of the device; in fig. 2 - timing diagram of the synchronization unit; in fig. 3 is a functional block diagram for determining reaching peaks.
Устройство содержит блок 1 синхронизации , блок 2 определени достигающих вершин, блок 3 задани матрицы смежности , накапливающий блок 4 логического сложени , вход 5 пуска устройства, вход 6The device contains a synchronization block 1, a block 2 determining reaching vertices, a block 3 specifying the adjacency matrix, accumulating block 4 of logical addition, a device start 5, an input 6
начальной установки устройства, выход 7 блока 1 синхронизации, выходы 8 группы блока 1 синхронизации, выход 9 признака достижимости вершины из всех вершин графа и выходы 10 признаков принадлежности вершин массиву стоков графа устройства.initial installation of the device, output 7 of the synchronization unit 1, outputs 8 of the synchronization unit 1 group, output 9 of the vertex reachability attribute from all graph vertices and outputs of 10 attributes of the vertices belonging to the array of sinks of the device graph.
Устройство работает следующим образом .The device works as follows.
Перед началом работы обнул ют накапливающий блок 4 логического сложени . В блокЗ задани матрицы смежности занос т информацию о топологии графа,Before starting work, the accumulative logic addition unit 4 is zeroed. In the blockZ of the assignment of the adjacency matrix, information about the topology of the graph is entered,
На вход 5 пуска устройства подают импульс уровн логической единицы. При этом блок 1 синхронизации формирует последовательность сигналов, предусмотренную временной диаграммой его работы. Сигнал уровн логической единицы по вл етс наTo the input 5 of the start-up of the device, a pulse of the level of a logical unit is applied. In this case, the synchronization unit 1 generates a sequence of signals provided for by the time diagram of its operation. The signal level of the logical unit appears on
ON Ю СЛ ОON Y SL O
первом выходе 8 блока 1 синхронизации. При этом блок 2 определени достигающих вершин провер ет возможность достижени (по любому маршруту) первой вершины из всех остальных вершин графа. В этом случае, если перва вершина достижима из всех вершин графа (т.е. вл етс его стоком ), на выходе 9 блока 2 по вл етс сигнал уровн логической единицы. Через врем , достаточное дл проверки достижимости, на выходе 7 блока 1 синхронизации по вл етс сигнал уровн логической единицы, по которому, при наличии сигнала уровн логической единицы с выхода 9, блок 4 фиксирует первую вершину (по ИЛИ) как сток графа. Через врем , достаточное дл выполнени операции логического сложени в блоке 4, блок 1 синхронизации снимает сигналы уровн логической единицы с выхода 7 и первого выхода 8 и формирует сигнал уровн логической единицы на втором выходе 8. Далее работа устройства повтор етс до полной проверки всех вершин графа на принадлежность массиву стоков, который по окончании работы устройства будет сформирован на выходах 10 устройства.the first output 8 of the synchronization unit 1. At the same time, block 2 of determining reaching vertices checks the possibility of reaching (along any route) the first vertex from all the other vertices of the graph. In this case, if the first vertex is reachable from all the vertices of the graph (i.e., is its drain), the output of 9 of block 2 is a signal of the level of a logical unit. After a time sufficient to test the reachability, the output 7 of the synchronization unit 1 is a signal of the level of the logical unit, according to which, if there is a signal of the level of the logical unit from output 9, the block 4 fixes the first vertex (OR) as the sink of the graph. After a time sufficient to perform the logical addition operation in block 4, synchronization unit 1 removes the signals of the logical unit level from output 7 and first output 8 and generates a signal of the logical unit level at the second output 8. Next, the device repeats until all the graph vertices are completely tested to belong to the array of drains, which at the end of the device will be formed at the outputs 10 of the device.
Блок 2 определени достигающих вершин содержит матрицу из В х В элементов И 11, где В - количество вершин в графе, группу из В элементов И 12, группу из В элементов ИЛИ 13 и элемент И 14, причем вход 15 опроса К-й вершины блока 2 (,...В) подключен к первому входу К-го элемента И 12 группы, выход которого подключен к первым выходам всех элементов И 11 К-го столбца матрицы, вход 16 признака наличи (К,М)-й дуги блока 2 (,.,.В) подключен к второму входу К-го элемента И 11 М-й строки матрицы, выход которого подключен к К-у входу М-го элемента ИЛИ 13 группы, выход которого вл етс выходом 17 признака принадлежности М-й вершины массиву достигающих вершин блока 2 и подключен к второму входу М-го элемента И 12 группы и к М-у входу элемента И 14, выход которого вл етс выходом 9 признака достижимости вершины из всех вершин графа.Block 2 of determining reaching vertices contains a matrix of B x B elements And 11, where B is the number of vertices in the graph, a group of B elements And 12, a group of B elements OR 13 and an element And 14, and the input 15 of the poll of the K-th node of the block 2 (... B) is connected to the first input of the K-th element of the 12th group, the output of which is connected to the first outputs of all the elements of the 11th K-th column of the matrix, input 16 of the presence (K, M) -th arc of block 2 (,.,. B) is connected to the second input of the K-th element AND the 11th M-th row of the matrix, the output of which is connected to the K-th input of the M-th element OR 13 group, the output of which is the output 17 of the attribute of belonging of the Mth vertex to the array reaching the vertices of block 2 and connected to the second input of the Mth element AND 12 of the group and to the M input of the element AND 14 whose output is the output 9 of the attribute of reachability of the vertex from all the vertices of the graph .
Блок 2 определени достигающих вершин работает следующим образом. На входы 16 признаков наличи дуг подаетс информаци о топологии графа. На один изThe unit 2 for detecting reaching vertices operates as follows. At the inputs of 16 signs of the presence of arcs, information is given about the topology of the graph. On one of
входов 15 подают потенциал уровн логической единицы. При этом на выходах 17, соответствующих вершинам, из которых может быть достигнута опрошенна вершина , по вл ютс потенциалы уровн логической единицы. Если опрошенна вершина достижима из всех вершин графа, потенциал уровн логической единицы по вл етс на выходе блока 2.inputs 15 provide the logic level potential. At the same time, at the outputs 17, corresponding to the vertices from which the polled vertex can be reached, the potentials of the level of the logical unit appear. If the polled vertex is reachable from all the vertices of the graph, the potential level of the logical unit appears at the output of block 2.
Claims (1)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884396694A SU1649560A1 (en) | 1988-03-24 | 1988-03-24 | Device for graph parameters analysis |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1649561A1 true SU1649561A1 (en) | 1991-05-15 |
Family
ID=21363086
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU884396694A SU1649560A1 (en) | 1988-03-24 | 1988-03-24 | Device for graph parameters analysis |
| SU4396694K SU1649561A1 (en) | 1988-03-24 | 1988-03-24 | Device for graph parameters analysis |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU884396694A SU1649560A1 (en) | 1988-03-24 | 1988-03-24 | Device for graph parameters analysis |
Country Status (1)
| Country | Link |
|---|---|
| SU (2) | SU1649560A1 (en) |
-
1988
- 1988-03-24 SU SU884396694A patent/SU1649560A1/en active
- 1988-03-24 SU SU4396694K patent/SU1649561A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1444809, кл. G 06 F 15/20,1987. Авторское свидетельство СССР № 1559354,кл. G 06 F 15/20, 1988. * |
Also Published As
| Publication number | Publication date |
|---|---|
| SU1649560A1 (en) | 1991-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1649561A1 (en) | Device for graph parameters analysis | |
| SU1683037A1 (en) | Graph-based problems solver | |
| RU1836681C (en) | Device for frequency multifiying | |
| SU1695322A1 (en) | Device for calculation of stationary sections of dynamic scans of fourier coefficient modules | |
| SU1767503A1 (en) | Device for solving problems in graphs | |
| SU1406589A1 (en) | Information input device | |
| KR960039631A (en) | Glitch Eliminator for Logic Circuits | |
| SU1684796A1 (en) | Device for solving problems on graphs | |
| SU993248A1 (en) | Device for determining number nearest to the given number | |
| SU951280A1 (en) | Digital generator | |
| SU506846A1 (en) | Input device | |
| SU690608A1 (en) | Frequency multiplier | |
| SU1295508A1 (en) | Flip-flop device | |
| SU1260962A1 (en) | Device for test checking of time relations | |
| SU1049861A1 (en) | Device for measuring time intervals | |
| SU888136A1 (en) | Device for testing wiring circuits | |
| SU966918A1 (en) | Frequency conversion device | |
| SU1683036A1 (en) | Graph parameters analyzer | |
| SU1149241A1 (en) | Device for capturing information from transducers | |
| SU1287183A1 (en) | Device for determining extrema | |
| SU1555853A1 (en) | Device for automatic selection of measuring range | |
| KR960030597A (en) | Pulse width measurement method and apparatus | |
| SU1273872A1 (en) | Pulse duration-to-digital converter | |
| SU1215170A1 (en) | Pulse-position modulation device | |
| SU1185326A1 (en) | Device for sorting numbers |