SU1649560A1 - Device for graph parameters analysis - Google Patents

Device for graph parameters analysis Download PDF

Info

Publication number
SU1649560A1
SU1649560A1 SU884396694A SU4396694A SU1649560A1 SU 1649560 A1 SU1649560 A1 SU 1649560A1 SU 884396694 A SU884396694 A SU 884396694A SU 4396694 A SU4396694 A SU 4396694A SU 1649560 A1 SU1649560 A1 SU 1649560A1
Authority
SU
USSR - Soviet Union
Prior art keywords
block
input
output
graph
vertices
Prior art date
Application number
SU884396694A
Other languages
Russian (ru)
Inventor
Евгений Иванович Бороденко
Леонид Геннадьевич Подзубанов
Виктор Алексеевич Синица
Владимир Викторович Верияскин
Игорь Витальевич Картавых
Original Assignee
Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И. filed Critical Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И.
Priority to SU4396694K priority Critical patent/SU1649561A1/en
Priority to SU884396694A priority patent/SU1649560A1/en
Application granted granted Critical
Publication of SU1649560A1 publication Critical patent/SU1649560A1/en

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  исследовани  систем, описываемых графами .The invention relates to computing and can be used to study the systems described by graphs.

Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет определени  истоков графа.The aim of the invention is to expand the functionality of the device by determining the sources of the graph.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2 - временна  диаграмма работы блока синхронизации: на фиг. 3 - функциональна  схема блока определени  достижимых вершин.FIG. 1 shows a functional diagram of the device; in fig. 2 is a timing diagram of the operation of the synchronization unit: in FIG. 3 is a functional block diagram for determining reachable vertices.

Устройство содержит блок 1 синхронизации , блок 2 определени  достижимых вершин, блок 3 задани  матрицы смежности , накапливающий блок 4 логического сложени , вход 5 пуска устройства, вход 6 начальной установки устройства, выход 7 блока синхронизации, выходы 8 группы блока синхронизации, выход 9 признака достижимости всех вершин графа и выходы 10 признаков принадлежности вершин массиву потоков графа.The device contains a synchronization unit 1, an attainable vertex determination unit 2, an adjacency matrix setting unit 3, a logical addition unit 4, a device start input 5, a device initial setup input 6, a synchronization unit output 7, a synchronization unit group outputs 9, reachability indication output 9 all vertices of the graph and the outputs of 10 signs of belonging to the vertices of the array of flows of the graph.

Устройство работает следующим образом .The device works as follows.

Перед началом работы обнул ют накапливающий блок 4 логического сложени , в блок 3 задани  матрицы смежности занос т информацию о топологии графа.Before starting work, the accumulative logical addition unit 4 is zeroed in, the information about the topology of the graph is entered into the unit 3 of the adjacency matrix.

На вход пуска устройства подают импульс уровн  логической единицы, при этом блок 1 синхронизации формирует последовательность сигналов, предусмотренных временной диаграммой его работы. Сигнал уровн  логической единицы формируетс  на первом выходе 8 блока 1 синхронизации (провер етс  принадлежность первой вершины графа составу источников). При этом,A pulse of the level of a logical unit is applied to the start-up input of the device, and the synchronization unit 1 forms a sequence of signals provided for by the time diagram of its operation. The logic unit level signal is generated at the first output 8 of the synchronization unit 1 (the first vertex of the graph is checked for the composition of the sources). Wherein,

КTO

ОABOUT

ел ( оate (o

если из первой вершины достижимы все остальные вершины графа, на выходе 9 блока 2 по вл етс  сигнал уровн  логической единицы. Через врем , достаточное дл  окончани  проверки принадлежности вершины массиву истоков, блок 1 синхронизации формирует сигнал уровн  логической единицы на выходе 7. При э ом накапливающий блок 4 логического сложени  (при наличии сигнала уровн  логической единицы на выходе 9) добавл ет (по ИЛИ) первую вершину к текущему массиву истоков. Через врем , достаточное дл  окончани  операции логического сложени  в блоке 4, блок 1 синхронизации снимает сигналы уровн  логической единицы с первого выхода 8 и выхода 7 и формирует сигнал уровн  логической единицы на втором выходе 8. Далее работа устройства повтор етс  до тех пор,if all the other vertices of the graph are reachable from the first vertex, the output of block 2 of 9 will be a signal of the level of the logical unit. After a time sufficient to finish checking whether the vertex belongs to the source array, synchronization unit 1 generates a signal of logical unit level at output 7. At this, logical addition accumulator 4 (if there is a signal of logical unit level at output 9) adds (by OR) top to the current source array. After a time sufficient to complete the logical addition operation in block 4, synchronization unit 1 removes the signals of the logical unit level from the first output 8 and output 7 and generates a signal of the logical unit level at the second output 8. Then the device repeats the operation until

Блок 2 определени  достижимых вершин работает следующим образом.Unit 2 determining reachable vertices works as follows.

На входы 15 блока подаетс  информаци  о топологии графа. На один из входов 5 14 спроса подают сигнал уровн  логической единицы. При этом на выходах 16 блока формируетс  состав вершин достижимых из опрошенной. Если достижимы все вер шины графа, сигнал уровн  логической еди 10 ницы по вл етс  на выходе 9 блока 2.Information on the topology of the graph is supplied to the inputs 15 of the block. At one of the inputs 5 14 demand signal level of logical units. At the same time, at the outputs of block 16, the composition of the vertices reachable from the respondent is formed. If all the vertices of the graph are reachable, a level-10 logical signal appears at the output 9 of block 2.

Claims (1)

Формула изобретени Invention Formula Устройство дл  анализа параметров графа, содержащее блок синхронизации накапливающий блок логического сложени  15 и блок задани  матрицы смежности, причем вход пуска устройства подключен к входу пуска блока синхронизации, первый выход которого подключен к тактовому входу на капливающего блока логического сложени A device for analyzing graph parameters containing a synchronization block accumulating logic addition block 15 and a block for specifying an adjacency matrix, the device start input being connected to the synchronization block start input, the first output of which is connected to the clock input of the accumulating logic block пока не будут проверены все вершины гра- 20 М-й выход группы блока синхронизации (Мuntil all the vertices of the graph of the 20th Mth output of the synchronization unit group (M фа, при этом на выходах 10 устройства будет сформирован массив истоков графа.fa, while at the outputs of the device 10 will be formed an array of sources of the graph. Блок 2 определени  достижимых вершин содержит матрицу из В х В элементов 25 И 11, где В - количество вершин в графе, группу из В элементов И 12, группу из В элементов ИЛИ 13 и элемент И 14, причем вход 14 опроса М-й вершины блока 2Block 2 for determining reachable vertices contains a matrix of B x B elements 25 and 11, where B is the number of vertices in the graph, a group of B elements And 12, a group of B elements OR 13, and an element 14, with input 14 of the Mth vertex block 2 () подключен к первому входу М-го 30() is connected to the first input of the M-th 30 элемента И группы, выход которого подключен к первым входам всех элементов И 11 М-й строки матрицы, вход 15 признака наличи  (К,М)-й дуги блока 2 () подключен к второму входу К-го элемента И 11 35 М-ой строки матрицы, выход которого подключен к М-у входу К-го элемента ИЛИ 13 группы, выход которого  вл етс  выходом 16 признака достижимости К-й вершины блока 2 и подключен к второму входу М-го 40 элемента И группы и к М-у входу элемента И -14, выход которого  вл етс  выходом 9 признака достижимости всех вершин графа блока 2.element I of the group, the output of which is connected to the first inputs of all elements AND 11 of the Mth row of the matrix, input 15 of the presence (K, M) sign of the arc of block 2 () is connected to the second input of the Kth element 11 of the 35th Mth matrix rows, the output of which is connected to the M-th input of the K-th element OR 13 group, the output of which is the output 16 of the reachability attribute of the K-th vertex of block 2 and connected to the second input of the M-th 40 I element of the group and to the M-th the input element And -14, the output of which is the output 9 of the attribute of reachability of all the vertices of the graph of block 2. 0101 1,... В,где В - количество вершин в графе подключен к М-у разр ду информационного входа накапливающего блока логического сложени , вход установки в ноль которого  вл етс  входом начальной установки уст ройства, отличающеес  тем, что, с целью расширени  функциональных воз можностей устройства за счет определени  истоков графа, в него введен блок опреде лени  достижимых вершин, причем выход признака наличи  (К,М)-й дуги блока зада ни  матрицы смежности () подклю чен к одноименному входу блока определени  достижимых вершин, М-й вы ход группы блока синхронизации подклю чен к входу опроса М-й вершины блока определени  достижимых вершин, выход признака достижимости всех вершин графа которого подключен к входу разрешени  счета накапливающего блока логического сложени , М-й разр д информационного выхода которого  вл етс  выходом призна ка принадлежности М-й вершины массиву истоков графа устройства.1, ... B, where B - the number of vertices in the graph is connected to the M-th bit of the information input of the accumulative logical addition unit, the input of which is set to zero is the input of the initial installation of the device, characterized in that, in order to expand the functional capabilities of the device by determining the sources of the graph, a block for determining reachable peaks is entered into it, and the output of the sign of the presence of (K, M) -th arc of the block specifying the adjacency matrix () is connected to the input of the same name for the reachable peaks, Mth you move group block synchronization is connected to the polling input of the Mth vertex of the block for determining the reachable vertices, the output of the reachability attribute of all the vertices of the graph is connected to the counting enable input of the accumulating logical addition unit, the Mth bit of the information output is the output of the Mth vertex attribute array of sources of the device graph. Блок 2 определени  достижимых вершин работает следующим образом.Unit 2 determining reachable vertices works as follows. На входы 15 блока подаетс  информаци  о топологии графа. На один из входов 14 спроса подают сигнал уровн  логической единицы. При этом на выходах 16 блока формируетс  состав вершин достижимых из опрошенной. Если достижимы все вершины графа, сигнал уровн  логической еди- ницы по вл етс  на выходе 9 блока 2.Information on the topology of the graph is supplied to the inputs 15 of the block. At one of the inputs 14 demand signal level of logical units. At the same time, at the outputs of block 16, the composition of the vertices reachable from the respondent is formed. If all vertices of the graph are reachable, a logic one level signal appears at the output 9 of block 2. Формула изобретени Invention Formula Устройство дл  анализа параметров графа, содержащее блок синхронизации, накапливающий блок логического сложени  и блок задани  матрицы смежности, причем вход пуска устройства подключен к входу пуска блока синхронизации, первый выход которого подключен к тактовому входу накапливающего блока логического сложени ,A device for analyzing graph parameters containing a synchronization unit, accumulating a logic addition unit and an adjacency matrix setting unit, the device start input being connected to the start input of the synchronization unit, the first output of which is connected to the clock input of the logical addition accumulating unit М-й выход группы блока синхронизации (М The m-th output of the synchronization unit group (M 1,... В,где В - количество вершин в графе) подключен к М-у разр ду информационного входа накапливающего блока логического сложени , вход установки в ноль которого  вл етс  входом начальной установки устройства , отличающеес  тем, что, с целью расширени  функциональных возможностей устройства за счет определени  истоков графа, в него введен блок определени  достижимых вершин, причем выход признака наличи  (К,М)-й дуги блока задани  матрицы смежности () подключен к одноименному входу блока определени  достижимых вершин, М-й выход группы блока синхронизации подключен к входу опроса М-й вершины блока определени  достижимых вершин, выход признака достижимости всех вершин графа которого подключен к входу разрешени  счета накапливающего блока логического сложени , М-й разр д информационного выхода которого  вл етс  выходом признака принадлежности М-й вершины массиву истоков графа устройства.1, ... B, where B is the number of vertices in the graph) is connected to the M-th bit of the information input of the accumulative logical addition unit, the input of which is zero is the input of the initial installation of the device, characterized in that, in order to expand the functional capabilities of the device by determining the sources of the graph, a block for determining reachable peaks is inserted into it, and the output of the sign of the presence of (K, M) -th arc of the block for specifying the adjacency matrix () is connected to the input of the same name for the block of reachable peaks, Mth output of the block group synchronization is connected to the polling input of the Mth vertex of the block for determining the reachable vertices, the output of the reachability attribute of all graph vertices is connected to the counting enable input of the accumulating logic addition block, the Mth bit of the information output of which is the output of the attribute of the Mth vertex of the source array device graph. Фиг.11
SU884396694A 1988-03-24 1988-03-24 Device for graph parameters analysis SU1649560A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
SU4396694K SU1649561A1 (en) 1988-03-24 1988-03-24 Device for graph parameters analysis
SU884396694A SU1649560A1 (en) 1988-03-24 1988-03-24 Device for graph parameters analysis

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884396694A SU1649560A1 (en) 1988-03-24 1988-03-24 Device for graph parameters analysis

Publications (1)

Publication Number Publication Date
SU1649560A1 true SU1649560A1 (en) 1991-05-15

Family

ID=21363086

Family Applications (2)

Application Number Title Priority Date Filing Date
SU4396694K SU1649561A1 (en) 1988-03-24 1988-03-24 Device for graph parameters analysis
SU884396694A SU1649560A1 (en) 1988-03-24 1988-03-24 Device for graph parameters analysis

Family Applications Before (1)

Application Number Title Priority Date Filing Date
SU4396694K SU1649561A1 (en) 1988-03-24 1988-03-24 Device for graph parameters analysis

Country Status (1)

Country Link
SU (2) SU1649561A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1444809,кл. G 06 F15/20. 1987. Авторское свидетельство СССР № 1S59353, кл. G 06 F 15/20. 1988. *

Also Published As

Publication number Publication date
SU1649561A1 (en) 1991-05-15

Similar Documents

Publication Publication Date Title
SU1649560A1 (en) Device for graph parameters analysis
SU1444807A1 (en) Device for investigating coherence of graphs
SU1343363A1 (en) Device for determining time parameters of signals
SU1501084A1 (en) Device for analyzing graph parameters
SU1691827A1 (en) Device to input data from two-way transducers
RU1805471C (en) Device for control of logical units
SU1597730A1 (en) Method and apparatus for measuring speed of movement
SU1223221A1 (en) Device for sorting numbers
SU576609A1 (en) Associative memory
SU1363195A1 (en) Random event simulating device
SU1644166A1 (en) Solver for problems in graph form
SU690608A1 (en) Frequency multiplier
SU1370754A1 (en) Pulse monitoring device
SU1529221A1 (en) Multichannel signature analyzer
SU1185326A1 (en) Device for sorting numbers
SU830377A1 (en) Device for determining maximum number code
RU1791812C (en) Device for sorting of numbers
SU1381509A1 (en) Logical block controller
SU1562864A1 (en) Apparatus for functional parametric check of logical elements
RU1839263C (en) Device for solving problem on probabilistic graphs
SU1260962A1 (en) Device for test checking of time relations
SU1674154A1 (en) Correlator
SU1259244A1 (en) Digital discriminator
SU1553972A1 (en) Squaring device
SU1661801A1 (en) Extrapolator