SU1649560A1 - Device for graph parameters analysis - Google Patents
Device for graph parameters analysis Download PDFInfo
- Publication number
- SU1649560A1 SU1649560A1 SU884396694A SU4396694A SU1649560A1 SU 1649560 A1 SU1649560 A1 SU 1649560A1 SU 884396694 A SU884396694 A SU 884396694A SU 4396694 A SU4396694 A SU 4396694A SU 1649560 A1 SU1649560 A1 SU 1649560A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- input
- output
- graph
- vertices
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
Изобретение относитс к вычислительной технике и может быть использовано дл исследовани систем, описываемых графами .The invention relates to computing and can be used to study the systems described by graphs.
Целью изобретени вл етс расширение функциональных возможностей устройства за счет определени истоков графа.The aim of the invention is to expand the functionality of the device by determining the sources of the graph.
На фиг. 1 представлена функциональна схема устройства; на фиг. 2 - временна диаграмма работы блока синхронизации: на фиг. 3 - функциональна схема блока определени достижимых вершин.FIG. 1 shows a functional diagram of the device; in fig. 2 is a timing diagram of the operation of the synchronization unit: in FIG. 3 is a functional block diagram for determining reachable vertices.
Устройство содержит блок 1 синхронизации , блок 2 определени достижимых вершин, блок 3 задани матрицы смежности , накапливающий блок 4 логического сложени , вход 5 пуска устройства, вход 6 начальной установки устройства, выход 7 блока синхронизации, выходы 8 группы блока синхронизации, выход 9 признака достижимости всех вершин графа и выходы 10 признаков принадлежности вершин массиву потоков графа.The device contains a synchronization unit 1, an attainable vertex determination unit 2, an adjacency matrix setting unit 3, a logical addition unit 4, a device start input 5, a device initial setup input 6, a synchronization unit output 7, a synchronization unit group outputs 9, reachability indication output 9 all vertices of the graph and the outputs of 10 signs of belonging to the vertices of the array of flows of the graph.
Устройство работает следующим образом .The device works as follows.
Перед началом работы обнул ют накапливающий блок 4 логического сложени , в блок 3 задани матрицы смежности занос т информацию о топологии графа.Before starting work, the accumulative logical addition unit 4 is zeroed in, the information about the topology of the graph is entered into the unit 3 of the adjacency matrix.
На вход пуска устройства подают импульс уровн логической единицы, при этом блок 1 синхронизации формирует последовательность сигналов, предусмотренных временной диаграммой его работы. Сигнал уровн логической единицы формируетс на первом выходе 8 блока 1 синхронизации (провер етс принадлежность первой вершины графа составу источников). При этом,A pulse of the level of a logical unit is applied to the start-up input of the device, and the synchronization unit 1 forms a sequence of signals provided for by the time diagram of its operation. The logic unit level signal is generated at the first output 8 of the synchronization unit 1 (the first vertex of the graph is checked for the composition of the sources). Wherein,
КTO
ОABOUT
ел ( оate (o
если из первой вершины достижимы все остальные вершины графа, на выходе 9 блока 2 по вл етс сигнал уровн логической единицы. Через врем , достаточное дл окончани проверки принадлежности вершины массиву истоков, блок 1 синхронизации формирует сигнал уровн логической единицы на выходе 7. При э ом накапливающий блок 4 логического сложени (при наличии сигнала уровн логической единицы на выходе 9) добавл ет (по ИЛИ) первую вершину к текущему массиву истоков. Через врем , достаточное дл окончани операции логического сложени в блоке 4, блок 1 синхронизации снимает сигналы уровн логической единицы с первого выхода 8 и выхода 7 и формирует сигнал уровн логической единицы на втором выходе 8. Далее работа устройства повтор етс до тех пор,if all the other vertices of the graph are reachable from the first vertex, the output of block 2 of 9 will be a signal of the level of the logical unit. After a time sufficient to finish checking whether the vertex belongs to the source array, synchronization unit 1 generates a signal of logical unit level at output 7. At this, logical addition accumulator 4 (if there is a signal of logical unit level at output 9) adds (by OR) top to the current source array. After a time sufficient to complete the logical addition operation in block 4, synchronization unit 1 removes the signals of the logical unit level from the first output 8 and output 7 and generates a signal of the logical unit level at the second output 8. Then the device repeats the operation until
Блок 2 определени достижимых вершин работает следующим образом.Unit 2 determining reachable vertices works as follows.
На входы 15 блока подаетс информаци о топологии графа. На один из входов 5 14 спроса подают сигнал уровн логической единицы. При этом на выходах 16 блока формируетс состав вершин достижимых из опрошенной. Если достижимы все вер шины графа, сигнал уровн логической еди 10 ницы по вл етс на выходе 9 блока 2.Information on the topology of the graph is supplied to the inputs 15 of the block. At one of the inputs 5 14 demand signal level of logical units. At the same time, at the outputs of block 16, the composition of the vertices reachable from the respondent is formed. If all the vertices of the graph are reachable, a level-10 logical signal appears at the output 9 of block 2.
Claims (1)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4396694K SU1649561A1 (en) | 1988-03-24 | 1988-03-24 | Device for graph parameters analysis |
SU884396694A SU1649560A1 (en) | 1988-03-24 | 1988-03-24 | Device for graph parameters analysis |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884396694A SU1649560A1 (en) | 1988-03-24 | 1988-03-24 | Device for graph parameters analysis |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1649560A1 true SU1649560A1 (en) | 1991-05-15 |
Family
ID=21363086
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4396694K SU1649561A1 (en) | 1988-03-24 | 1988-03-24 | Device for graph parameters analysis |
SU884396694A SU1649560A1 (en) | 1988-03-24 | 1988-03-24 | Device for graph parameters analysis |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4396694K SU1649561A1 (en) | 1988-03-24 | 1988-03-24 | Device for graph parameters analysis |
Country Status (1)
Country | Link |
---|---|
SU (2) | SU1649561A1 (en) |
-
1988
- 1988-03-24 SU SU4396694K patent/SU1649561A1/en active
- 1988-03-24 SU SU884396694A patent/SU1649560A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1444809,кл. G 06 F15/20. 1987. Авторское свидетельство СССР № 1S59353, кл. G 06 F 15/20. 1988. * |
Also Published As
Publication number | Publication date |
---|---|
SU1649561A1 (en) | 1991-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1649560A1 (en) | Device for graph parameters analysis | |
SU1444807A1 (en) | Device for investigating coherence of graphs | |
SU1343363A1 (en) | Device for determining time parameters of signals | |
SU1501084A1 (en) | Device for analyzing graph parameters | |
SU1691827A1 (en) | Device to input data from two-way transducers | |
RU1805471C (en) | Device for control of logical units | |
SU1597730A1 (en) | Method and apparatus for measuring speed of movement | |
SU1223221A1 (en) | Device for sorting numbers | |
SU576609A1 (en) | Associative memory | |
SU1363195A1 (en) | Random event simulating device | |
SU1644166A1 (en) | Solver for problems in graph form | |
SU690608A1 (en) | Frequency multiplier | |
SU1370754A1 (en) | Pulse monitoring device | |
SU1529221A1 (en) | Multichannel signature analyzer | |
SU1185326A1 (en) | Device for sorting numbers | |
SU830377A1 (en) | Device for determining maximum number code | |
RU1791812C (en) | Device for sorting of numbers | |
SU1381509A1 (en) | Logical block controller | |
SU1562864A1 (en) | Apparatus for functional parametric check of logical elements | |
RU1839263C (en) | Device for solving problem on probabilistic graphs | |
SU1260962A1 (en) | Device for test checking of time relations | |
SU1674154A1 (en) | Correlator | |
SU1259244A1 (en) | Digital discriminator | |
SU1553972A1 (en) | Squaring device | |
SU1661801A1 (en) | Extrapolator |