SU1633394A1 - Modulo three adder - Google Patents
Modulo three adder Download PDFInfo
- Publication number
- SU1633394A1 SU1633394A1 SU894703615A SU4703615A SU1633394A1 SU 1633394 A1 SU1633394 A1 SU 1633394A1 SU 894703615 A SU894703615 A SU 894703615A SU 4703615 A SU4703615 A SU 4703615A SU 1633394 A1 SU1633394 A1 SU 1633394A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- outputs
- modulo
- inputs
- unitary
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в системах и устройствах,функционирующих в системе остаточных классов. Целью изобретени вл етс сокращение количества оборудовани . Сумматор по модулю три содержит два преобразовател 1, 2 двоично-троичных цифр в троичные унитарные и блок 3 суммировани по модулю три в унитарном коде. Блок 3 содержит элементы ИЛИ 4, 5, 6, элементы РАВНОЗНАЧНОСТЬ 7, 8, 9. Преобразователи 1, 2 содержат соответственно элементы РАВНОЗНАЧНОСТЬ 10, 11. 1 ил.,1 табл.The invention relates to computing and can be used in systems and devices operating in the system of residual classes. The aim of the invention is to reduce the amount of equipment. The modulo-three adder contains two converters of 1, 2 binary-three-digit numbers into ternary unitary and block 3 summation modulo three in a unitary code. Block 3 contains the elements OR 4, 5, 6, the elements EQUALITY 7, 8, 9. Converters 1, 2 contain respectively the elements EQUITY 10, 11. 1 Il, 1 table.
Description
Изобретение относится к вычислительной технике и может быть использовано в системах и устройствах, функционирующих в системе остаточ- $ них классов (СОК).The invention relates to computer technology and can be used in systems and devices operating in a system of residual classes (RNS).
Цель изобретения - сокращение количества оборудования.The purpose of the invention is the reduction of equipment.
На чертеже представлена функциональная схема сумматора по модулю Ю три.The drawing shows a functional diagram of the adder modulo three.
Сумматор по модулю три содержит два преобразователя 1 и 2 двоичнотроичных цифр в троичные унитарные и блок 3 суммирования по модулю три 15 в унитарном коде. Блок 3 суммирования содержит три элемента ИЛИ 4-6 и элементы РАВНОЗНАЧНОСТЬ 7-9. Преобразователи 1 и 2 содержат соответственно элементы РАВНОЗНАЧНОСТЬ 10 20 и 11.A modulo three adder contains two converters 1 and 2 of binary ternary digits to ternary unitary ones and a summing unit 3 modulo three 15 in a unitary code. Block 3 summation contains three elements OR 4-6 and elements of unambiguity 7-9. Converters 1 and 2 contain, respectively, the elements of unambiguity 10 20 and 11.
Сумматор работает следующим образом.The adder operates as follows.
Суммирование по модулю три приве- 25 денных значений двоичных операндов А = ага 4 и В = ЬгЪ,, где а ( и Ъ ( младшие разряды операндов, а^и Ь2 старшие разряды операндов, составляется из двух последовательных преоб- 39 разований. В первом преобразовании с помощью элементов РАВНОЗНАЧНОСТЬ 10 и 11 осуществляется приведение <The summation modulo the three given values of the binary operands A = a g a 4 and B = b g b, where a ( and b (the lower bits of the operands, a ^ and b 2 are the highest bits of the operands, is composed of two consecutive 39. In the first transformation, using elements of UNIVERSITY 10 and 11, the <
соответствующих операндов в унитарную форму. Второе преобразование осущест- 35 вляется в блоке 3 и состоит в суммировании операндов, заданных в унитарном коде._____________________corresponding operands into unitary form. The second transformation is carried out in block 3 and consists in summing the operands specified in the unitary code ._____________________
ВходыInputs
А : ВA : B
Алгоритм образования трехразрядного Y4, У?, Y2 выходного кода (результата операции) задан таблицей.Algorithm for the formation of three-digit Y4, Y ? , Y 2 of the output code (result of the operation) is given by the table.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894703615A SU1633394A1 (en) | 1989-05-03 | 1989-05-03 | Modulo three adder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894703615A SU1633394A1 (en) | 1989-05-03 | 1989-05-03 | Modulo three adder |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1633394A1 true SU1633394A1 (en) | 1991-03-07 |
Family
ID=21453435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894703615A SU1633394A1 (en) | 1989-05-03 | 1989-05-03 | Modulo three adder |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1633394A1 (en) |
-
1989
- 1989-05-03 SU SU894703615A patent/SU1633394A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР 1156063, кл. С 06 F 7/50, 1984. Авторское свидетельство СССР № № 1401452, кл. С 06 F 7/49, 1986. Самофалов К.Г. и др. Цифровые электронные вычислительные машины. - Киев: Вища пкола, 1983, с. 162 1b4, рис.3.62. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
ATE75566T1 (en) | DATA TRANSMISSION SYSTEM. | |
EP0355030A3 (en) | Optical computer including parallel residue to binary conversion | |
SU1633394A1 (en) | Modulo three adder | |
SU1381488A1 (en) | Modulo 3 adder | |
SU1181153A1 (en) | Four-bit converter of binary-coded decimal code to binary code | |
SU1023922A1 (en) | DEVICE FOR SUMING OF SINGLE-DISCHARGE NUMBERS | |
SU1494004A1 (en) | Device for extracting square root | |
RU2789722C1 (en) | Binary subtractor | |
SU1166097A1 (en) | Q-ary adder | |
RU2022340C1 (en) | Vector modulus computer | |
SU1476614A1 (en) | Binary code converter | |
RU2037269C1 (en) | Four-bit-gray-to-binary-coded-decimal code converter | |
SU1631706A1 (en) | Series digital filter | |
SU1282136A1 (en) | Device for performing modulo three convolution of n-digit number | |
SU1024912A1 (en) | Device for computing function z-sqrt(x 2 + y 2) | |
SU1170451A1 (en) | Device for multiplying number by constant series | |
SU1481757A1 (en) | Matrix multiplier | |
SU1520524A1 (en) | Device for modulo three pyramidal convolution | |
RU2018929C1 (en) | Device for modulo n addition of three numbers | |
RU1820376C (en) | Input-output address selector | |
SU1441393A2 (en) | Device for squaring n-digit binary numbers | |
RU2022467C1 (en) | Reversible binary-decimal-to-binary code converter | |
SU890386A1 (en) | Decoder | |
SU1425845A1 (en) | Device for convolution of binry code to modulo k code | |
SU1429112A1 (en) | Device for computing the modulus of vector |