SU1628201A1

SU1628201A1 - Frequency divider

Info

Publication number: SU1628201A1
Application number: SU894659091A
Authority: SU
Inventors: Виктор Самуилович Закс; Николай Григорьевич Хохлов
Original assignee: Предприятие П/Я А-1178
Priority date: 1989-03-06
Filing date: 1989-03-06
Publication date: 1991-02-15

Abstract

Изобретение относитс к импульсной технике и может использоватьс в синтезаторах частот дл получени больших значений коэффициентов делени , выражающихс , в частности, простыми числами, при высоком быстродействии . Цель изобретени - обеспечение любых значений коэффициента делени N в пределах от 2-х до п П N-, где N- - основание счета 1-го - 1 счетчика импульсов (i 1 ,2, .. „ ,п) , п - число счетчиков 1, Постгвленна цель дости ютс введе.-;иеп мультиплексоров 2 и переключателей 60 Устройстве такхе содеркит элемент 35 выходную и входную шины 4 л , Приведены примеры проектировани телей частоты с различными диапазонами коэффициентеD делени , 1 30п0 ф-лыэ 1 ил о ffiThe invention relates to a pulse technique and can be used in frequency synthesizers to obtain large values of the division factors, expressed, in particular, by prime numbers, at a high speed. The purpose of the invention is to provide any values of the division factor N in the range from 2 to n P N N-, where N- is the counting base of the 1st - 1 pulse counter (i 1, 2, .., n), n is the number counters 1, the postulated goal is achieved by entering .-; iep multiplexers 2 and switches 60 The device also contains element 35 output and input bus 4 l, examples of frequency designers with different ranges of division factor D, 1 30p0 f-ly 1 or ffi

Description

ЬЈ 00 N5HB 00 N5

Изобретение относитс к импульсной технике и может быть использовано в синтезаторах частот дл получени больших значений коэффициентов делени частоты, выражающихс , в частности, простым числом, при высоком быстродействииоThe invention relates to a pulse technique and can be used in frequency synthesizers to obtain large values of the frequency division coefficients, expressed in particular by a simple number, at a high speed.

Цель Изобретени - обеспечение юбых значений коэффициента делени N в пределах от 2-х до IN.,The purpose of the invention is to provide any values of the division factor N in the range from 2 to IN.,

i i i i

где NЈ - основание счета 1-го счетчика импульсов (г 1, 2,.0., п), - число счетчиков импульсов, при сохранении быстродействи „where NЈ is the basis of the counting of the 1st pulse counter (r 1, 2, .0., p), is the number of pulse counters, while maintaining speed "

На чертеже приведена электрическа структурна схема устройства .The drawing shows the electrical structure of the device.

Делитель частоты содержит п счетчиков 1.1, 1о2, .„., 1,п импульсов с взаимно простыми основани ми счета N (i 1, 2,..с, п), выходы которых соединены с адресными входами соответствующих мультиплексоров 2„1, 202, . „., 2.п, выходы которых соедиены с соответствующими входами п- ходового элемента ИЗ, выход котоого соединен с выходной шиной 4 и с установочными входами счетчиков t. t, to2,,,oc, Kn импульсов, счетные входы которых соединены с входной шиной 5о Входы переключателей 6.Т, 602, „.„, 60п соединены с шиной огической единицы, выходы - с М ;-М п информационными входами (М ( - остаток от дроби N/N i соответствующих мультиплексоров 201, 2.2, 0«.-, The frequency divider contains n counters 1.1, 1-2,. „., 1, n pulses with mutually simple counting bases N (i 1, 2, .. s, n), the outputs of which are connected to the address inputs of the corresponding multiplexers 2, 1, 202 , „., 2.p, the outputs of which are connected to the corresponding inputs of the undercarriage element FROM, the output of which is connected to the output bus 4 and to the installation inputs of the counters t. t, to2 ,,, oc, Kn pulses, the counting inputs of which are connected to the input bus 5o. The inputs of the switches 6.Т, 602, „.„, 60п are connected to the bus of a logical unit, the outputs - to the M; -M n information inputs (M (- the remainder of the fraction N / N i of the corresponding multiplexers 201, 2.2, 0 ".-,

Каждый из счетчиков (J1.1, 102, о.., 1.п) имнульсов содержит двоичный счетчик 7 импульсов, выходы разр дов которого соединены с соответствующими входами дешифратора 8 и выходами счетчика импульсов, счетный вход которого соединен со счетным входом воичного счетчика 7 импульсов, вход сброса которого соединен с выходом элемента ИЛИ 9, первый вход которого соединен с выходом дешифратора 8, второй вход - с установочным входом счетчика импульсов„Each of the counters (J1.1, 102, o .., 1.p) of the pulses contains a binary counter 7 pulses, the outputs of which bits are connected to the corresponding inputs of the decoder 8 and the outputs of the pulse counter, the counting input of which is connected to the counting input of the military counter 7 pulse, the reset input of which is connected to the output of the element OR 9, the first input of which is connected to the output of the decoder 8, the second input - to the installation input of the pulse counter "

Делитель частоты работает следующим образомThe frequency divider works as follows.

Работа устройства основана на звестной в теории чисел теореме об однозначном соответствии любого наеред заданного целого числа и совокупности остатков от его делени на екбторое количество взаимно простых чисел при условии, что произведениеThe operation of the device is based on the theorem on the one-to-one correspondence in any number theory to any given integer and the totality of residues from its division by the number of coprime numbers, provided that the product

00

5five

00

5five

00

5five

00

5five

00

5five

этих чисел не менее исходного заданного числаthese numbers are not less than the original given number

Например, если задано число 101 и выбраны взаимно простые числа 4, 5 и 7, произведение которых 140 больше 101, то совокупность остатков от делени числа 101 на 4,5 и 7 соответственно такова: 1, 1, 3„ Согласно указанной теореме в пределах от 1 до 140 не существует другого числа, кроме 101, которому бы сортветство- вала така же совокупность остатковс Можно сказать, что числа 1, 1,3 вл ютс своего рода кодом числ.а 101 в системе остаточных классов по взаимно простым основани м (модул м) 4, 5, 70For example, if the number 101 is set and mutually simple numbers 4, 5 and 7 are chosen, the product of which 140 is greater than 101, then the set of residues from dividing the number 101 by 4.5 and 7 is respectively: 1, 1, 3 "According to this theorem, within from 1 to 140, there is no other number than 101, which would also have the same set of residuals. One can say that numbers 1, 1.3 are a kind of code of numbers 101 and in the system of residual classes on a mutually simple basis ( modules m) 4, 5, 70

Пусть на шину 5 поступает непрерывна последовательность импульсов и в некоторый начальный момент времени все счетчики 7 обнулены. Благодар наличию дешифраторов 8 каждый i-й счетчик 1 осуществл ет счет входных импульсов по основанию N, „ При этом i-й дешифратор 8 опознает такую совокупность нулей и единиц в разр дах 1-го счетчика 7, котора соответствует числу Nj, после чего этот счетчик через элемент 9 обнул етс , и процесс счета повтор етс ,,Let a continuous sequence of pulses go to bus 5 and at some initial moment of time all the counters 7 are reset. Due to the presence of decoders 8, each i-th counter 1 counts input pulses on the base N, "The i-th decoder 8 recognizes such a set of zeros and ones in the bits of the 1st counter 7, which corresponds to the number Nj, after which this the counter through item 9 is zeroed out, and the counting process is repeated,

Дл обеспечени работы устройства разр дность S{ 1-х счетчиков 7 и дешифраторов 8 выбрана из услови To ensure the operation of the device, the bit width S {1 counters 7 and decoders 8 is selected from the condition

S« logЈN; S,--1.S “logЈN; S, - 1.

Рассмотрим теперь состо ние 1-го счетчика 7 после поступлени Н-го импульса Число R всегда можно представить в видеNow consider the state of the 1st counter 7 after the arrival of the Nth pulse. The number R can always be represented as

R KN; + R;,R KN; + R ;,

где К целое число, выбранное так, что 0 «с. В ; U N ; - 1, Поскольку при прохождении каждых N/ импульсов i-й счетчик 7 обнул етс , то содержание его разр дов всегда соответствует числу R,, т.е. остатку от делени числа R на N, ,where K is an integer selected such that 0 «with. AT ; U N; - 1, Since during the passage of every N / pulse, the i-th counter 7 is zeroed, the content of its bits always corresponds to the number R, i.e. the remainder of dividing the number R by N,,

По мере счета импульсов число R, двоичный код которого соответствует содержанию разр дов счетчика 7, периодически пробегает р д значений от О до N, -1, и в некоторые моменты времени принимает, в частности, значение Aj M|.N«. Но М, - это номер (и, следовательно, адрес входной шины) 1-го мультиплексора 2, на который через переключатель 6 подана логичес516As the pulses count, the number R, the binary code of which corresponds to the contents of the digits of counter 7, periodically runs through a series of values from O to N, -1, and at some moments takes, in particular, the value Aj M | .N ". But M is the number (and, therefore, the address of the input bus) of the 1st multiplexer 2, which through switch 6 is fed logical516

ка единица Следовательно, в этот момент времени логическа единица по вл етс на выходе этого мультиплексора . Ее по вление означает, что через i-й счетчик 1 прошло либо М;, либо М}+ N, , либо Мч- 2N и т.д„ входных импульсов сunit 1 Consequently, at this point in time, a logical unit appears at the output of this multiplexer. Its appearance means that the i-th counter 1 passed either M ;, or M} + N, or Mch-2N, etc., “input pulses with

Таким образом, комбинаци счетчика 7 с соответствующими дешифратором 8 и мультиплексором 2 реагирует только на такое количество входных импульсов , которое будучи поделенным на N,, дает в остатке число М; .Thus, the combination of the counter 7 with the corresponding decoder 8 and the multiplexer 2 only responds to such a number of input pulses, which being divided by N, gives the remainder the number M; .

Точно также работают остальные п-1 каналов, состо щие из счетчика 7, дешифратора 8, элемента 9, мультиплексора 2 и переключател 6„ При этом на выходах всех мультиплексоров 2 импульсы по вл ютс , вообще говор , не одновременно, поскольку основани счета NJ в каналах различны,, Однако при поступлении R N-го импульса (N - требуемый коэффициент делени ) на выходах всех мультиплексоров 2 од- новременно по вл ютс импульсы, поскольку именно в этот момент времени во всех счетчиках 7 их содержимое RJ становитс равным М{ - номеру (адресу) входной шины своего (1-го) мультиплексора 2, на которую через i-й переключатель 6 подана логическа единицао В свою очередь это приводит к по влению импульса на выходе элемента 3 и на, шине 4, который обнул ет все счетчики 7. После этого процесс повтор етс , и на шине 4 образуетс последовательность импульсов , следующих в N раз реже, чем на шине 5, т3е„ обеспечиваетс деление частоты в N раз„Similarly, the remaining p-1 channels, consisting of counter 7, decoder 8, element 9, multiplexer 2 and switch 6, also work. At the outputs of all multiplexers 2, the pulses appear, generally speaking, not simultaneously, since the base of the NJ count in The channels are different. However, when an R N th pulse arrives (N is the required division factor), the pulses appear at the outputs of all multiplexers 2, since it is at this moment in all counters 7 that their RJ content becomes M {- bus number (address) o (1st) multiplexer 2, to which a logical unit is fed through the i-th switch 6 In turn, this leads to the appearance of a pulse at the output of element 3 and on bus 4, which zeroed all counters 7. After this, the process is repeated and, on bus 4, a sequence of pulses is generated, following N times less often than on bus 5, m3.

Поскольку принцип действи делител частоты не зависит от свойств числа N, выражающего требуемый коэффициент делени , в данном устройстве может быть реализован любой коэффициент делени , не превышающий произведени выбранных оснований счета N f в счетчиках 1.Since the principle of operation of the frequency divider does not depend on the properties of the number N expressing the required division factor, this unit can implement any division factor not exceeding the product of the selected counting bases N f in counters 1.

Дл перехода от коэффициента делени N к N необходимо определить новые значени остатков М; от делени числа N на N (i 1, 2,„0., п) . После этого переключател ми 6 уровен логической единицы подаетс , на входные шины мультиплексоров 2 с найденными новыми номерами М«. Такое переключение может осуществл тьс как механически , так и электрически с помощью электронных средств„To go from the division factor N to N, it is necessary to determine the new values of the residuals M; by dividing the number N by N (i 1, 2, „0., p). After that, the switches of the 6th level of the logical unit are fed to the input buses of the multiplexers 2 with the found new M? Numbers. Such switching can be carried out both mechanically and electrically using electronic means.

Количество,информационных входов мультиплексора 2 и соответственно выходных контактов переключател 6 дл реализации полных возможностей устройства должно быть равно основанию счета NJ 1-го счетчика t, которое не превосходит , где S| - разр дность 1-го счетчика 7„ При заранее известных ограничени х на коэффициент делени N количество информационных входов определ етс максимальным значением остатка М ,l yqb:c от делени N (из всего набора его возможных значений ) на основание счета N,,The number of information inputs of the multiplexer 2 and, accordingly, the output contacts of the switch 6 to realize the full capabilities of the device should be equal to the base of the count NJ of the 1st counter t, which does not exceed where S | - the size of the 1st counter is 7 "With known restrictions on the division factor N, the number of information inputs is determined by the maximum value of the remainder M, l yqb: c from division N (from the whole set of its possible values) by the basis of the count N,

Количество адресных шин 1-го муль- типлексора должно быть равно S -разр дности i-ro счетчика 1аThe number of address buses of the 1st multiplexer must be equal to the S-bit of the i-i counter 1a

Дл обеспечени высокого быстродействи взаимно простые числа М целесообразно выбирать небольшими и в таком количестве, чтобы их произведение было не меньше, максимального требуемого коэффициента делени частоты Небольшие значени N позвол ют использовать стандартную элементную базу, рассчитанную обычно на несколько разр дов (3-4) , Практически это не шт етг сколь-нибудь с чцест- венным ограничением максимального коэффициента делени , так как произведение взаимно простых целых чисел растет очень быстро с ростом числа сомножителей (т„е, с ростом числа каналов п) Например, ограничива сь только трехразр дными двоичными счетчиками 7 и основани ми счета N,1 5, NЈ 7, XT 8, можно получать гоэффчциент ы делени до NwaKc Ng KM 3 280, а добавив еще двухразр дный счетчик и выбрав основание счета 3, можно довести возможный коэффициен делени до 840. Если выйти за рамки 2- и 3-разр дных счетчиков и использовать еще один 4-разр дный счетчик и основание счета 11, то верхн граница возможных коэффициентов делени возрастет до 9240. Добавление еще одного 4-разр дного счетчика и выбор основани счета 13 позвол ет довести верхнюю границу коэффициентов делени устройства до 120120, что не вл етс пределом, но, по-видимому, уже охватывает все разумные потребности Итак дл реализации любых коэффициентов делени (при предельно высоком бы716In order to ensure high speed, mutually simple M numbers should be chosen small and in such quantity that their product should not be less than the maximum required frequency division factor. Small values of N allow using standard element base, usually calculated by several bits (3-4), In practice, this is not the case with the effective limitation of the maximum division factor, since the product of mutually simple integers grows very rapidly with increasing number of factors. For example, by limiting it to only three-bit binary counters 7 and counting bases N, 1, 5, NЈ 7, XT 8, one can obtain split score tests to NwaKc Ng KM 3 280, and adding another two-bit counter and choosing the base of the count 3, you can bring the possible division factor to 840. If you go beyond the 2- and 3-bit counters and use another 4-bit counter and the base of the count 11, then the upper limit of the possible coefficients division will increase to 9240. Adding another 4-bit counter and choosing the base of This allows you to bring the upper limit of the division factors of the device to 120120, which is not the limit, but it seems to cover all reasonable needs. So for the implementation of any division factors (with extremely high

стродействии) вплоть до 280 нужно 3 канала, до 840 - 4 канала, до 9240 - 5 каналов, до 120120 - 6 каналов и т.flo При этом быстродействие делител частоты в целом ограничиваетс ли быстродействием двоичного счетчика с максимальным количеством разр дов,. При использовании элементной базы с эмиттерно св занной логикой верхн гранична частота может существенно превышать 100 МГц и при этом слабо зависит от числа каналов п, так как быстродействие счетчиков с основани ми 11 и 13 отличаютс мало (оба он 4-разр дные).Stroice) up to 280, 3 channels are needed, up to 840 - 4 channels, up to 9240 - 5 channels, up to 120120 - 6 channels, etc. However, the speed of the frequency divider as a whole is limited by the speed of the binary counter with the maximum number of bits. When using an element base with emitter-related logic, the upper cutoff frequency can significantly exceed 100 MHz and weakly depends on the number of channels n, since the speed of the counters with bases 11 and 13 differ little (both are 4-bit).

В случае, если требование высокого быстродействи не вл етс определ ющим , дл сокращени числа канало и уменьшени объема аппаратуры взаимно простые основани N; целесообразно выбирать возможно большими, но с учетом возможностей элементно базы. Например, дл 4-рэзр дной эле- ментной базы уже в двухканалыюл схем делител можно получить максимальный коэффициент делени 240 с основан ми счета 15 и 16, в 3-канальной - 3VU с основани ми счета 169 15 и 13 4-канальнсй - З (320 с основани ми счета ,16, 15, 13 и 11, и т.д.,In the event that the requirement of high speed is not decisive, to reduce the number of channels and reduce the volume of equipment, the mutually simple bases N; it is advisable to choose as large as possible, but taking into account the capabilities of the element base. For example, for a 4-raster element base, already in a two-channel divider circuit, you can get a maximum division factor of 240 with a counting base of 15 and 16, in a 3-channel - 3VU with a counting base of 169 15 and 13 4-channel - 3 ( 320 with bases of counting, 16, 15, 13 and 11, etc.,

Отметим, что выбор оснований счета Nj и количества каналов п с точки зрени работоспособности устройства и достижени цели изобрет-ени ограничиваетс лишь требованием, чтобы их произведение .IjN, было не меньше максимального значени требуемого коэффициента делени частоты. Конкретные численные значени N } удовлетвор ющие этому условию, могут быть произвольными, но при их выборе следует учитывать противоречивые в дай- ном случае требовани быстродействи Note that the choice of bases for counting Nj and the number of channels n from the point of view of device operability and achievement of the objective of the invention is limited only by the requirement that their product .IjN be not less than the maximum value of the required frequency division factor. Specific numerical values of N} satisfying this condition may be arbitrary, but their choice should take into account the speed requirements that are contradictory in the given case.

00

5five

0 5 0 0 5 0

5five

0 § 0 §

8eight

и минимума объема аппаратуры, выполн емой на стандартной элементной базе.and the minimum amount of equipment performed on a standard element base.

Claims

Invention Formula

1 "Frequency divider containing D1 pulse counters with mutually simple counting bases N (i 1, 2,,"., N), the counting inputs of which are connected to the input bus, the n-input element And the output bus, differing in that, with a circuit providing any values of the division factor N in the range from 2 to h

P N while maintaining speed, t entered into it and switches and

n multiplexers, the address inputs of each of which are connected to the outputs of the corresponding pulse counter, the installation input of each of which is connected to the output bus and the output of the n-wheel element I, whose inputs are connected to the outputs of the corresponding multiplexers, M is the information inputs of which (11 - - the remainder of dividing the division factor N by the basis of the counting of the Nth ish pulses) is connected to the bus of the logical unit through appropriate switches.

2 "Frequency divider according to claim 1, characterized in that the pulse counter contains a binary pulse meter, the discharge outputs of which are connected to corresponding decoder outputs and the pulse counter outputs, the counting input of which is connected to the counting input of the binary pulse counter, the reset input of which is connected with the output of the OR element, the first of which is connected to the output of the decoder, the second input - to the installation input of the pulse counter.