SU1599880A2

SU1599880A2 - Устройство дл контрол ответов обучаемых

Info

Publication number: SU1599880A2
Application number: SU884626269A
Authority: SU
Inventors: Анатолий Николаевич Романов; Максим Анатольевич Романов; Светлана Александровна Вороненко
Original assignee: Московский институт радиотехники, электроники и автоматики
Priority date: 1988-12-26
Filing date: 1988-12-26
Publication date: 1990-10-15

Abstract

Изобретение относитс к автоматике и вычислительной технике, в частности к тренажерам дл обучени операторов АСУ, и может быть использовано в системах подготовки операторов сложных АСУ. Цель изобретени состоит в повышении надежности устройства. Поставленна цель достигаетс путем разграничени доступа обучаемых к информации, что обеспечиваетс введением третьего и четвертого регистров 18, 19, дешифратора 20, третьего элемента ИЛИ 24, третьего триггера 23, группы элементов И 21, второго и третьего элементов 25, 26 задержки, блока 22 пам ти. 4 ил.

Description

ьг

Фие.г

Фиг.З

Claims

Фор’ мула изобретения

Устройство для контроля ответов обучаемых по авт.св. № 1529272, о тличающееся тем, что, с целью повышения точности устройства, в него введены третий регистр, выходы которого. соединены с соответствующими информационными входами блока формирования ответа, третий триггер, нулевой вход которого подключен к выходу второго компаратора, а прямой выход соединен с управляющими входами селектора правильного ответа и блока 25 формирования ответа, четвертый регистр, информационный вход которого является соответствующим информационным входом устройства, а синхровход - соответствующим синхровходом устройства, дешифратор, вход которого соединен с выходом четвертого регистра, второй элемент задержки, вход которого подключен к синхровходу четвертого регистра, дополнительная группа элементов И, одни входы которых соединены с соответствующими выходами дешифратора, а другие - с выходом второго элемента задержки, третий элемент ИЛИ, входы которого подключены к выходам соответствующих элементов И дополнительной группы, третий элемент задержки, вход которого соединен с выходом третьего элемента ИЛИ' а выход - с установочным входом четвертого регистра, единичным входом третьего триггера и с синхровходом третьего регистра, установочный вход которого подключен к выходу второго компаратора, и дополнительный блок памяти, входы которого соединены с выходами соответствующих элементов И второй группы, а выходы подключены к соответствующим информационным входам третьего регистра.