SU1594559A1

SU1594559A1 - Device for distributing tasks among processors

Info

Publication number: SU1594559A1
Application number: SU884463785A
Authority: SU
Inventors: Сергей Викторович Ефимов; Николай Васильевич Кутузов; Михаил Михайлович Зарецкий; Вячеслав Вячеславович Мазаник
Original assignee: Войсковая часть 03080
Priority date: 1988-07-20
Filing date: 1988-07-20
Publication date: 1990-09-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах. Целью изобретени вл етс повышение быстродействи . Устройство содержит матрицу 1 триггеров 2, группу элементов И 3, блоки 4 анализа св зности задач группы, матрицу элементов И 5, блоки элементов ИЛИ 6,7, элемент ИЛИ 8, группу элементов ИЛИ-НЕ 9, группу элементов И 10, группу триггеров 11, элемент ИЛИ 12, элемент И 13, элемент задержки 14, группу регистров 15, группу блоков элементов И 16, группу элементов ИЛИ 17, группу блоков 18 контрол данных, матрицу элементов И 19, матрицу элементов ИЛИ 20, группу шифраторов 21, матрицу схем сравнени 22, группу элементов И 23, группу преобразователей 24 кода, блок элементов И/И-НЕ/ 25, группу блоков элементов И 26, элемент ИЛИ 27, группу входов установки 28 в ноль, группу входов установки 29 в единицу, вход 30 запуска, группы входов 31 номера задачи 32 готовности, выход 33 конца работы, группу выходов 34 индикации готовности, группу 35 информационных выходов, выход 36 синхронизации устройства, преобразователь 37 кода св зности матрицы задач в двоичный код группы, преобразователь 38 кода готовности процессоров в унитарный код. Поставленна цель достигаетс введением новых элементов и св зей. 1 ил.The invention relates to computing and can be used in multiprocessor computing systems. The aim of the invention is to increase speed. The device contains the matrix 1 of the triggers 2, the group of elements AND 3, the blocks 4 of the analysis of the connectivity of the tasks of the group, the matrix of elements AND 5, the blocks of elements OR 6,7, the element OR 8, the group of elements OR-NOT 9, the group of elements AND 10, the group of triggers 11, element OR 12, element AND 13, element of delay 14, group of registers 15, group of blocks of elements AND 16, group of elements OR 17, group of blocks 18 of data control, matrix of elements AND 19, matrix of elements OR 20, group of encoders 21, matrix comparison circuits 22, a group of elements And 23, a group of converters 24 code, a block of elements And / And-NOT / 25, group of blocks of elements AND 26, element OR 27, group of inputs of installation 28 to zero, group of inputs of installation 29 into one, input 30 of start, group of inputs 31 of task number 32 readiness, output 33 of end of operation, group of outputs 34 of readiness indication, group 35 information outputs, a device synchronization output 36, a converter of a task code 37 to a binary code of a group, a processor readiness code converter 38 of a processor into a unitary code. The goal is achieved by introducing new elements and connections. 1 il.

Description

Изобретение относитс к вычислительной технике и может быть использовано в многопроцессорных вычислительных комплексах.The invention relates to computing and can be used in multiprocessor computing systems.

Целью изобретени вл етс повышение быстродействи .The aim of the invention is to increase speed.

На чертеже представлена .функциональна схема устройства.The drawing shows a functional diagram of the device.

На схеме обозначены матрица 1 триг геров 2, группа элементов И 3, блоки 4.анализа св зности задач группы, мат рица элементов И 5, блоки элементов ИЛИ 6 и 7, элемент ИЛИ 8, группа элементов ИЛИ-НЕ 9, группа элементов И 10, группа триггеров 11, элемент ИЛИ 12, элемент И 13, элемент 14 задержки, группа регистров 15, группа блоков элементов И 16, группа элементов ИЛИ 17, группа блоков 18 контрол данных, матрица элементов И 119, матрица элементов ИЛИ 20, группа шифраторов 21, матрица схем 22 сравнени , группа элементов И 23, группа преобразователей 24 кода, блок элементов И(И-НЕ) 25, группа блоков элементов И 26, элемент ИЛИ 27, группа входов 28 установки в О, группа входов 29 установки в 1, вход 30 запуска, группа входов 31 номера задачи , группа входов 32 готовности, выход 33 конца работы, группа выходо 34 индикации готовности устройства, группа информационных выходов 35 устройства, выход 36 синхронизации устрбйства, преобразователи 37 кода св зности матрицы задач в двоичный код группы и преобразователь 38 кода готовности процессоров в унитарный код.The diagram shows the matrix 1 of triggers 2, the group of elements AND 3, the blocks 4. analysis of the connectivity of the tasks of the group, the matrix of elements AND 5, the blocks of elements OR 6 and 7, the element OR 8, the group of elements OR-NOT 9, the group of elements AND 10, trigger group 11, OR element 12, AND element 13, delay element 14, register group 15, AND group of 16 element blocks, OR 17 element group, data control block group 18, AND 119 element matrix, OR 20 element matrix, group encoders 21, a matrix of comparison circuits 22, an AND 23 element group, a group of code converters 24, an AND block of elements ( AND-NOT) 25, the group of blocks of elements And 26, the element OR 27, the group of inputs 28 of the installation in O, the group of inputs 29 of the installation in 1, the input 30 of the launch, the group of inputs 31 of the task number, the group of inputs 32 of readiness, the output 33 of the end of work, the device readout indication output group 34, the device information output group 35, the device synchronization output 36, the task matrix converters 37 of the task matrix into the binary group code, and the processor readiness code converter 38 of the processors into a unitary code.

2525

30thirty

3535

4040

4545

5050

5555

Устройство работает следующим образ ом.The device works as follows.

В исходном состо нии триггеры 2 и 1 1 обнулены. По входам 29 в триггеры 2 заноситс информаци о топологии графа (вершины которого соответствуют задачам, а ветви - информационно-управл ющим св з м между ними). В соответствующий регистр 15 по входу 31 занос тс код номера задачи . и исходные данные дл ее вьтолнени .In the initial state, the triggers 2 and 1 1 are reset. At the inputs 29 to the triggers 2, information is entered about the topology of the graph (the vertices of which correspond to the tasks, and the branches - to the information control links between them). To the corresponding register 15, at input 31, the task number code is entered. and raw data for its implementation.

В работе устройства можно вьщелить три этапа.The device can be selected in three stages.

На первом этапе производитс определение независимых задач. При этом на выходах соответствующих элементов ШШ-НЕ 9 в столбцах, кот,орые соответствуют начальным вершинам информационно-управл ющего графа, по вл ютс высокие потенциалы, так как начальные вершины не содержат вход щих ветвей , и триггеры 2 в этих столбцах наход тс в нулевом состо нии. Импульс , запуска по входу 30 устройства устанавливает в нулевое состо ние триггеры 11 и, пройд через элемент ИЛИ 8, открьгоает элементы ИЗ, которые пропускают на выход сигналы выбора блоков 4.In the first stage, independent tasks are defined. In this case, at the outputs of the corresponding SHSh-HE 9 elements in columns, the cat, which correspond to the initial vertices of the information control graph, high potentials appear, since the initial vertices do not contain incoming branches, and the triggers 2 in these columns are in zero state. The impulse triggered by the device input 30 sets the triggers 11 to the zero state and, after passing through the element OR 8, opens the elements OF, which pass the block selection signals 4 to the output.

На втором этапе производитс выбор среди независимых задач тех, которые , будучи представленными в графе, имеют минимальную св зность на полную глубину графа. Сигнал с выхода КР-го триггера 2 подаетс на первый вход КР-го элемента И 5 всех блоков 4. На вторые входы элементов И 5 К-й строки К-го блока 4 поступает сигнал с выхода К-го элемента И 3. ЕслиAt the second stage, a choice is made among the independent tasks of those who, being represented in a graph, have minimal connectivity to the full depth of the graph. The signal from the output of the KR th trigger 2 is applied to the first input of the KR th element And 5 of all blocks 4. The second inputs of the AND elements of the 5th row of the Kth block 4 receive a signal from the output of the Kth element And 3. If

К- задача независима, то в К-м блоке 4 открываютс элементы И 5 К-й строки в столбцах, определ емых номерами конечных вершин дл дуг, исход щих из К-й вершины. Сигналы с их выходов поступают на входы элемента ИЛИ 6 К-й строки и соответствующие элементы ИЛИ 7. Сигналы с выходов элементов ИЛИ 7 поступают на вторые входы элементов И 5 соответствующих строк (за исключением К-й строки). Если задани , соответствующие этим строкам , имеют исход щие дуги, то оп ть открьшаютс элементы И 5 в этих строках , соответствующие номерам конечных верщин дл данных дуг и т.п. Таким образом, на выходах элементов ИЛИ 6 (т.е. на выходах К-го блока 4) содер- .житс количество единичных сигналов, равное количеству дуг, которые необходимо пройти до выполнени конечных задач графа от К-й задачи. Коды с выходов соответствующих блоков 4 подаютс на входы преобразователей 37, где при помощи блоков 18, 24 и 21 преобразуютс в двоичный код. Двоичные коды подаютс на матрицу схем 22 сравнени . На выходе элемента И 23, соответствующего номеру задани с максимальной св зностью на полную глубину графа (в случае равнозначности двух и более заданий - номеру младшего из них), по вл етс единичный сигнал, который поступает на вход соответствующего элемента И 10, сигнал с выхода которого открывает соответствующий блок элементов И 16 и устанавливает в единичное состо ние триггер 11.If the K-task is independent, then in K-th block 4, elements AND 5 of the K-th row are opened in the columns defined by the numbers of the final vertices for the arcs emanating from the K-th vertex. The signals from their outputs are fed to the inputs of the OR element of the 6th row and the corresponding elements of OR 7. The signals from the outputs of the OR7 elements arrive at the second inputs of the AND5 elements of the corresponding rows (except for the Kth row). If the tasks corresponding to these lines have outgoing arcs, then the AND 5 elements in these lines will open again, corresponding to the numbers of the final vertices for the given arcs, etc. Thus, the outputs of the elements OR 6 (i.e., the outputs of the K-th block 4) contain a number of single signals equal to the number of arcs that must be passed before the final tasks of the graph from the K-th task are performed. The codes from the outputs of the respective blocks 4 are fed to the inputs of the converters 37, where they are converted into binary code using blocks 18, 24 and 21. Binary codes are provided to a matrix of comparison circuits 22. At the output of the element And 23, corresponding to the number of the task with maximum connectivity on the full depth of the graph (in the case of equivalence of two or more tasks — the number of the youngest one), a single signal appears, which goes to the input of the corresponding element And 10, the output signal which opens the corresponding block of elements AND 16 and sets in one state the trigger 11.

На третьем этапе производитс распределение выбранных независимых задач по свободным процессорам, вьдача процессорам вьиислительного комплекса исходных данньк дл обслуживани за-- дач и установка в нулевое состо ние триггеров 2 матрицы 1 тех строк, номера которых соответствуют номерам задач, обслуженных процессорами. Выбранный блок элементов И 16 пропускает на входы элементов ИЛИ 17 код номера задачи и исходных данных дл ее вьтолнени с выхода соответствующего регистра 15. По входам 32 устройства подаютс сигналы готовности процессоров комплекса на входы преобразова-i тел 38, среди которых выбирают млад- ий и оповещают его по соответствуюему выходу устройства 34 о том, чтоAt the third stage, the selected independent tasks are distributed among the free processors, the processors of the complex of initial data are served to service the tasks and the triggers 2 matrices 1 are set to those lines whose numbers correspond to the numbers of tasks handled by the processors. The selected block of elements AND 16 passes to the inputs of the elements OR 17 the code of the task number and the source data for its execution from the output of the corresponding register 15. The inputs 32 of the device receive signals from the complex processors to the inputs of the transformer-i bodies 38, among which choose the younger and notify him on the corresponding output of the device 34 that

1515

е и х - e and x -

15945591594559

ему предстоит обслужить очередную задачу . Сигнал с выхода элемента 14 задержки , необходимого дл учета вре- мени срабатывани устройства,в совокупности с сигналом с соответствующего выхода преобразовател 24 открывает блок элементов И 26 и пропускает на его выход, т.е. на вход младшего свободного процессора в комплексе , код номера выбранной задачи и исходные данные дл ее выполнени Момент вьщачи определ етс сигналом на выходе 36 устройства. В том случае , если еще остались независимые задачи (сигнал на выходе элемента ИЛИ 12 имеет единичное значение) и в комплексе есть свободные процессоры (сигнал на выходе элемента ИЛИ 27 имеет единичное значение), устройство запускаетс вновь сигналом с выхода элемента И 13. При окончании обработки одной из задач поступает сигнал по соответствующему he has to serve another task. The signal from the output of the delay element 14, necessary to take into account the response time of the device, together with the signal from the corresponding output of the converter 24, opens the block of elements And 26 and passes to its output, i.e. to the input of the youngest free processor in the complex, the code of the number of the selected task and the initial data for its execution The moment of the change is determined by the signal at the output 36 of the device. In the event that there are still independent tasks (the signal at the output of the element OR 12 has a single value) and there are free processors in the complex (the signal at the output of the element OR 27 has a single value), the device is restarted again with a signal from the output of the element 13. At the end processing one of the tasks receives a signal on the corresponding

входу 28 устройства, который устанавливает в нулевое состо ние триггеры 2 соответствующей строки матрицы I и, пройд через элемент ИЛИ 8, при наличии независимых задач и свободных процессоров вновь запускает устройство. Окончание обслуживани всех задач сигнализируетс нулевым значением на выходе 33 устройства.Input 28 of the device, which sets the triggers 2 of the corresponding row of the matrix I to the zero state, and, after passing through the element OR 8, if there are independent tasks and free processors, the device restarts. The end of the service of all tasks is signaled by a zero value at the output 33 of the device.

3535

Claims

Invention Formula

A device for distributing tasks across processors containing a matrix of triggers, three groups of AND elements, 40 three elements of OR, an element of AND, an element of delay, a group of elements of the NL-NOT, a group of triggers, a group of registers, two groups of blocks of elements of AND, a group of elements OR, - 45 Consumers of the code of connectivity of the matrix of problems into a binary code, a matrix of comparison circuits, a converter of a processor readiness code into a unitary code, the Kth input of the installation into 1 50 devices connected to the inputs of the installation into 1 triggers of the Kth row of the matrix (K 1 , N, number of tasks), Pth in the move (P 1, N) of the device task number is connected to the input 55 of the P-th register of the group, the device start input is connected to the first input of the first OR element and the installation inputs to the group O trigger, the installation's input to the device O connect to the installation inputs in About the triggers of the Kth row of the matrix and to the (K + 1) th input of the first OR element, and the th input of the device readiness (; t 1, M, where M is the number of processors and the composition of the computer complex) g | to the input jJH of the readiness code of the processors in the nitar code, the output of the P-th element of the flash-NOT group of li ne to P-th input of the second OR gate and to the first vho- Dame F-th elements and the first and second lipynn, an output of first LLI. Soin-Dinin with the first input of the element And the second inputs of the elements And the first 1 group, the code of the P-th element And the second: the group is connected to the input of the unit in the P-group trigger and the first

output of the Pth converter of the matrix of problems of the matrix of problems into a binary code

groups connected to the first

of the nth bit (, N-1;, N and to the second inputs of the nth bit ji-x matrix comparison circuits, the output is greater than or equal to the RC of the matrix comparing the matrix connected to (K-1) - m entrance

0 P-th, and the sign output is less than the CR-th with the K-th input of the P-th element And the third group, the output of which is connected to the second input of the P-th element And the second group, the output of the th block of elements

15 And the second group is connected to the t-th information output unit of the device group, characterized in that, in order to improve speed, a group of blocks a

by the moves of the elements of the P-th block of the first JQ of connectivity of the tasks, with the output of the Group, the output of s-ro (s 1, S, where is the code size of the task number and initial data) of the discharge of the P-th register of the group connected to second inlet- The house of the s-ro element and the p-th block is the pert group whose output is connected to the pth input of the s-ro element .or the group, the output of the pth trigger of the group is connected to the (n + 1) -m input of the pth element OR is NOT a group, the output of the second element OR is connected to the second input of the AND element and to the output of the device operation end, the output of the AND element is connected to the input of the delay element whose output is connected to the (Y + 2) th input of the first OR element, to the first inputs elements AND all blocks of the second group and to the device sync output, the output of the s-ro element OR group is connected to the second SX inputs elements And all the blocks of the second group, the m-th output of the processor readiness code converter to the unitary code is connected to the m-th output of the matrix's InKR trigger connected to the RC-m inputs of the task analysis blocks of the group's tasks, the output of the P-th element of the first group connected to the input of the boron 25 of the P-th block of analysis of group task connectivity, the K-th output of the P-th block of analysis of group task connectivity is connected to the K-th input of the P-th conversion of the bodies of the task matrix of the task matrix 30 into the binary code of the group , moreover, the block of analysis of the connectivity of tasks contains a matrix of elements And and two the block of elements OR, the CR input of the block for analyzing task connectivity is connected to the 35 first input of the CR element of the matrix, the input for selecting the Kth block of task connectivity analysis is connected to the second inputs of elements AND of the Kth row of the matrix, the output of the CR element of the AND matrix is connected to the P th input of the K th element OR of the first block and to the K th input of the R th element OR of the second block, the output of the K th element OR of the first block is connected to the K th output block analysis

40

output of the Pth converter of the connectivity code of the problem matrix into a binary code i

groups connected to the first

of the n-th bit (, N-1;, N) and to the second inputs of the g-th bit ji-x matrix comparison circuits, the sign output is greater than or equal to the RC-th matrix comparison circuit connected to (K-1) th by the entrance

P-th, and the sign output is less than CR-th - with the K-th input of the P-th element AND the third group, the output of which is connected to the second input of the P-th element AND the second group, the output of the th block of elements

And the second group is connected to the th information output of the device group, characterized in that, in order to improve speed, a group of task connectivity analysis blocks is introduced into it, with the output

The CR-th matrix trigger is connected to the KR-m inputs of the blocks for analyzing the connectivity of group tasks, the output of the P-th element and the first group is connected to the input of the P-block selection for analyzing group tasks, the K-th output of the P-th block analysis of group task connectivity is connected to the K-th input of the P-th converter of the connectivity code of the task matrix into the binary code of the group, and the task connectivity analysis block contains a matrix of elements AND and two blocks of OR elements, the CR input of the task connectivity analysis block connected to the first input of the CR-th element And the matrix, the input selection of the K-th block and the connectivity of tasks is connected to the second inputs of the elements of the K th row of the matrix, the output of the CR element of the matrix AND the matrix is connected to the P input of the Kth element OR of the first block and to the K input of the RH element OR of the second block , the output of the K-th element OR of the first block is connected to the K-th output of the analysis block