SU1577067A1 - Устройство дл определени положени подвижного элемента шагового двигател - Google Patents

Abstract

Изобретение относитс  к электротехнике и может быть использовано в системах управлени  шаговыми двигател ми в прецезионных дискретных электроприводах. Цель изобретени  - повышение точности определени  положени  подвижного элемента путем увеличени  разрешающей способности. Устройства содержит блок 1 формировани  сигнала фазового состо ни  результирующей ЭДС движени , блок 14 опорного сигнала, блок 17 сравнени  и формировани  стробирующего импульса, делитель 13 напр жений. Устройство обеспечивает формировани  функции фазового состо ни  в виде тангенса или котангенса в зависимости от угла так, что величина функции не превышает единицы. 1 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к управ- лению электрическими машинами и может быть использовано в системах управлени  шаговыми двигател ми в прецизионных дискретных электроприводах .

Цель изобретени  - повышение точности определени  положени  подвижного элемента шагового двигател . На Фиг. 1 приведена блок-схема предлагаемого устройства; на фиг. 2- диаграммы, по сн ющие работу устройства; на фиг. 3 - блок-схема делител  напр жений.

Устройство дл  определени  положени  подвижного элемента шагового двигател  содержит блок 1 (фиг. 1) формировани  фазового состо ни  результирующей ЭДС движени , соединенный входами с обмотками 2-5 шагового двигател  6 и состо щий из выделител  7 ЭДС движени  в фазах, соединенного выходами с функциональным преобразователем 8, включающим в себ  блоки многоканальных аналоговых коммутаторов и компараторов и имеющим четыре выхода 9-12. Выходы 9 и 10 преобразовател  8 соединены с входами делител  13 напр жений. Выход 11  вл етс  информационным выходом устройства, а выход 12 подключен к управл ющему входу блока 14 формировани  опорного сигнала, имеющего информационный выход 15,  вл ющийс  также информационным выходом устройства, и другой выход 16, св занный с одним из входов блока 17 сравнени , второй вход которого св зан с выходом делител  13. Выход блока 17  вл етс  стробирующим выходом устройства. Блок 14 формировани  опорного сигнала содержит последовательно соединенные таймер 18, счетчик 19, информационный выход которого  вл етс  информационным выходом 15 блока 14, посто нное запоминающее устройство 20, вход которого  вл етс  управл ющим входом блока 14, и цифроаналоговый преобразователь 21, выход которого  вл етс  выходом блока 14. Делитель 13 построен на основе усилител  22.

Так как значени  ЭДС обмоток Ј1 и Јл могут быть положительны и отрицательны , дл  формировани  их отношений примен етс  4-квадрантный делитель. Собственно делитапем  вл етс  операционный усилитель 23, охваченный цепью обратной св зи, содержащей управл емый резистор на основе умножающего цифроаналогового преобразовател  (ПАП) 24. К входу усилител  23 подключен посто нный масштабирующий резистор 25. Вход Делитель блока 13 через двухполу- периодный выпр митель 26 и аналоге-

цифровой преобразователь (АЦП) 27 соединен с входом ЦАП 24. Вход Делимое блока 13 через усилитель 28 с парафазными выходами соединен с входами коммутатора 29, выход которого подключен к резистору 25, а управл ющий вход через компаратор 30 св зан с входом Делитель.

Устройство работает следующим образом .

В процессе движени  подвижного элемента двигател  6 на обмотках 2-5 навод тс  ЭДС, которые после выделени  из суммарных сигналов обмоток 2-5 формируютс  на выходе

выделител  7 в виде четырех синусоидальных сигналов Ј, , Јг , Ј3 , Ј-4 (фиг.2а), сдвинутых относительно

друг друга на угол -. Отсчет фаз углов на диаграмме прин т от сигнала Ј, .

В функциональном преобразователе 8 сигналы Ј, , Ј4, Ј3 , Ј4 (фиг.2а) преобразуютс  в четыре периодических сигнала: два дискретных Ut, Uz и два аналоговых U3, U4 (фиг. 2в-е) . Дискретный сигнал на выходе 12 формируетс  путем амплитудного сравнени  двух однопол рных,.сдвинутых один

относительно другого на - сигналов,

полученных путем предварительного коммутировани  исходных сигналов Ј1 Ј«t Ј3 Сигнал на выходе 12 имеет период, равный половине периода изменени  сигналов Ј,, Ј4 , Ј3 , Ј4 Когда его значение представлено в виде логического О, то блок 4 формирует сигнал, соответствующий фазе опорного сигнала, имеющий вид функции tg , а когда в виде логической 1, то формируетс  сигнал, соответствующий фазе опорного сигнала, имеющий вид функции

ctg Ц . Дискретный сигнал Uz(фиг. 2с) на выходе 11 формируетс  путем амплитудного сравнени  сигнала Ј, с нулевым уровнем. Период сигнала иг

равен периоду исходного сигнала Ј1 . Логический О соответствует нахождению подвижного элемента в интервале углов полюсного делени  0 - ТГ, а логическа  1 соответствует нахождению подвижного элемента в интервале 1Г- 2 7Г .

. Сигналы иэ , U. (фиг. 2е) на выходах 9 и 10 (фиг. 1) формируютс  путем коммутировани  исходных синусоидальных сигналов Ј , Ј , причем сигнал U на выходе 9 представлен в виде синусоиды при значении аргу F 3if 5F 71Г ментов 0 - -; -г - -т т и в

виде косинусоиды при значени х аргу 31 51Г 7F

7 - г -г - --г. а сигнал IL А 44 4

мента

на выходе 14 представлен в виде косинусоиды при значени х аргумента

л 5 3ff 5lf 7 „,-,

0- 45 4 4; 4 2 И В ВИГ6

синусоиды при значени х аргумента

ЗТ 45

51Г

7/

т. Период сигналов

U3, U равен 2 I .

С выходов 9 и 10 блока 8 сигналы U3, U поступают на входы аналогового делител  13 напр жений. Выходной сигнал (фиг. 2f) делител  напр жени  представлен в виде тангенсоид и котангенсоид, измен ющихс  в пределах + 1. Этот сигнал соответствует фазе результирующей ЭДС.

В соответствии с известным способом измерени  фазы результирующей ЭДС последн   сравниваетс  с опорным сигналом, который формируетс  в блоке 14. Основой блока 14  вл етс  счетчик 19, работающий в режиме суммировани  импульсов, генерируемых таймером 18. За период счета на выходах счетчика 19 параллельный код принимает численные значени  от О до , где q - число разр дов счетчика. С выхода счетчика код подаетс  на вход ПЗУ 20 как аргумент дл  функционального преобразовани . В зависимости от состо ни  сигнала на выходе 12, на выходе блока 20 вырабатываетс  код, который соответствует значени м аргумента тригонометрической функции tg Lf или ctgq,

0

5

0

5

0

5

0

5

определенных на интервале от 0 до If что соответствует изменению числа на входе блока 24 от 0 до 2 - 1. С выхода блока 20 код функции tg Lf или ctgLf поступает на вход циф- роаналогового преобразовател  21, где преобразуетс  в аналоговую форму . Полученный опорный сигнал имеет вид сигнала, аналогичный сигналу U-5 (фиг. 2f) , но имеющий период Т С- 2 , где Г - период следовани  импульсов генерируемых таймером 18 (фиг. 1).

С выхода преобразовател  21 полученный опорный сигнал поступает на один из входов блока 17 сравнени , где сравниваетс  с сигналом , .соответствующим фазе результирующей ЭДС, поступающим на другой вход блока 17. В моменты равенства сигналов на выходе блока 17 формируетс  стробирующий сигнал, несущий информацию о том, что на информационных выходах 11 и 15 присутствует код положени  подвижного элемента шагового двигател  6, причем старший разр д кода положени  присутствует на выходе 11, а младшие разр ды - на выходе 15 в виде кода N (фиг. 2q) .

На выходах 11 и 15 устройства в момент действи  стробирующего сигнала сформирован код, соответствующий истинному положению подвижного элемента.

Таким образом, многократное сравнение двух периодически измен ющихс  величин: Uj- и получаемой на выходе 16 блока формировани  опорного сигнала, перва  из которых св зана с положением подвижного элемента шагового двигател , а втора  - с совокупностью эталонных значений, позвол ет выдавать информацию о положении подвижного элемента шагового двигател  внутри полюсного делени .

Блок делени  13 работает следующим образом..

Входной сигнал на входе Делитель преобразуетс  в однопол рный сигнал и далее в цисрровой код, который устанавливает соответствующий коэффициент усилени  усилител  22.

При этом значение сигнала на выходе усилител  22 определ етс  как Rw U к

U

вб/л

R

1577067

р

г - «вхгде Rw - полное сопротивление умно- жающего цифроаналогового преобразовател ; масштабирующее сопротивление;

управл ющий код; входное значение напр жени  на входе Делитель. Точность делени , выполн ема  -этой схемой, определ етс  дрейфом нул  устител  23 и числом разр дов аналого-цифрового и цифроаналогового преобразователей (24 и 27). Нелинейные свойства этой схемы во всем диапазоне входных сигналов незначительны. Благодар  использованию изобретени  снижаетс  ограничение по количеству информационных точек отсчета положени  на шаговом интервале, что повышает точность управлени  движением . Точность определени  положени  не зависит от амплитуды составл ющих результирующей ЭДС вращени , а от их отношени . Это обсто тельство дает преимущество при применении устройства в электроприводах, расчи- танных на работу в широком диапазоне скоростей движени , а в планарном линейном приводе устран ет дополнительную зависимость амплитуды составл ющих ЭДС от нестабильности воздушного зазора между  корем и индуктором . Устройство инвариантно к кон- с грукции исполнительного двигател  и виду движени . Это объ сн етс  тем, что шаговые двигатели с ортогональным пространственным расположением фаз выпускаютс  промышленностью во вращательном, линейном и планарном конструктивных исполнени х.

Claims (2)

1. Устройство дл  определени  положени  подвижного элемента шаго

0

5

0

5

0

5

0

8

вого двигател  с ортогонально расположенными обмотками, содержащее блок формировани  сигнала фазового состо ни  результирующей ЭДС движени , состо щий из выделител  ЭДС движени  в фазах и аналогового делител  напр жений, блок опорного сигнала, состо щий из таймера, счетчика импульсов, посто нного запоминающего устройства и цифроаналогового преобразовател , и блок сравнени , включающий формирователь v стробирующего импульса, отличающеес  тем, что, с целью повышени  точности определени  положени  путем увеличени  разрешающей способности, в блок формировани  фазового состо ни  результирующей ЭДС движени  дополнительно введен (функциональный преобразователь, входы которого подключены к выходам выделител  ЭДС движени  в фазах, аналоговые выходы подключены к входам делител  напр жений, а один дискретный выход св зан с управл ющим входом посто нного запоминающего устройства .

2. Устройство по п. отличающеес  тем, что аналоговый делитель напр жений включает в себ  компаратор, усилитель с дискретно- управл емым коэффициентом усилени , цепь управлени  усилением, состо щую из последовательно соединенных двухполупериодного выпр мител  и аналого-цифрового преобразовател , и входную цепь усилител , состо щую из последовательно включенных коммутатора и парафазного усилител  с единичным коэффициентом передачи, причем вход управлени  коммутатором через компаратор напр жени  св зан с входом двухполулериодного выпр мител .

W2

Фиг.з

ЧйШПНОС