SU1571509A1

SU1571509A1 - Устройство дл измерени скорости перемещени

Info

Publication number: SU1571509A1
Application number: SU874333106A
Authority: SU
Inventors: Михаил Иванович Ярославцев
Original assignee: Научно-производственное объединение "Ротор"
Priority date: 1987-11-25
Filing date: 1987-11-25
Publication date: 1990-06-15

Abstract

Изобретение относитс к измерительной технике и может найти применение в качестве датчика обратной св зи по скорости в прецизионных приводах. Целью изобретени вл етс повышение точности. Наличие в схеме устройства дл измерени скорости перемещени многоканального распределител импульсов 6, многоканального формировател 7, многовходовой логической схемы 8 и формировател импульсов стабильной амплитуды 9 позвол ет сформировать в каждом периоде выходного сигнала фазовращател 4 импульс с длительностью, пропорциональной модулю разности периодов питающего и выходного напр жений фазовращател /коэффициент пропорциональности равен числу каналов/, и пол рностью, соответствующей знаку этой разности. На выходе блока осреднени 10 эти импульсы преобразуютс в посто нное напр жение, по величине которого и суд т о скорости и направлении перемещени подвижной части фазовращател . 2 з.п. ф-лы, 4 ил.

Description

СЛ

J

сл

о со

Фиг.1

Изобретение относитс ,к измерительной технике и может быть использовано в качестве датчика обратной св зи по скорости в прецизионных приводах .

Целью изобретени вл етс повышение точности измерени .

На фиг.1 представлена схема устройства дл измерени скорости перемещени ; на фиг. 2 - схема одного канала многоканального формировател опорных импульсов; на фиг.З - схема многовходовой логической схемы; на Јиг.4 - временные диаграммы работы ,ад трехканального варианта устройства о

Устройство дл измерени скорости Перемещени (фиг„1) содержит после- овательно соединенные генератор 1 талонной частоты, делитель 2 частоты , блок 3 питани , фазовращатель |4, компаратор 5, многоканальный распределитель 6 импульсов, многоканаль- |ный формирователь 7 опорных импуль- )сов, многовходовую логическую схему IB, формирователь 9 импульсов стабильной амплитуды и блок 10 соединени дополнительный вход формировател 7 соединен также с выходом генератора 1.

Каждый канал многоканального фор- Нировател 7 (фигв2) содержит схему 2ШШ 11, двоичный счетчик 12, схему 2И 13 и RS-триггер 14, причем Первый вход схемы 2ИЛИ 11 вл етс информационным входом канала, второй рход соединен с пр мым выходом frS-триггера 14 и выходом канала, а Ьыход схемы 2ИЛИ 11 соединен с входо сброса двоичного счетчика 12, счет- йый вход которого вл етс дополнительным входом канала, а первый выхо Соединен с первым входом схемы 2И 13 второй вход которой соединен с инверсным выходом RS-триггера 14, а выход - с установочным входом этого триггера, вход сброса которого соединен с выходом переполнени счетчика 12. i

Многовходова логическа схема 8 (фиг.З) содержит N-входовую схему И 15, N двухвходовых схем ИЛИ 16 и N-входовую схему И-НЕ 17, где N - число каналов в устройстве.

Устройство работает следующим образом .

Высокочастотные импульсы с генератора 1 поступают через делитель 2 на

0

5

0

5

0

5

0

5

0

5

вход блока 3 питани фазовращател и на дополнительный вход многоканального формировател 7 опорных импульсов . Блок 3 вырабатывает питание датчика 4 в виде синусоидальных напр жений с частотой выходного сигнала делител 2. Компаратор 5 преобразует выходной сигнал фазовращател 4 и последовательность пр моугольных импульсов, которые блоком 6 распредел ютс по п каналам формировател 7. В каждом канале по переднему фронту входных импульсов запускаетс схема формировани опорных импульсов. Длительность опорных импульсов равна сумме п-1 периодов питающего сигнала фазовращател 40 С выходов формировател 7 опорные импульсы поступают на соответствующие входы логической схемы 8. Этот блок вырабатывает последовательность импульсов с частотой выходного сигнала фазовращател 4 и длительностью, пропорциональной модулю разности п периодов питающего и выходного сигналов фазовращател 4„ При положительной разности периодов сформированна последовательность импульсов выдаетс с первого выхода

блока 8 и поступает на пр мой вход формировател 90 Когда эта разность отрицательна , то последовательность импульсов выдаетс на инверсный вход формировател 90 Формирователь 9 преобразует входной сигнал а последовательность импульсов с посто нной стабильной амплитудой, с длительностью, равной длительности входных импульсов , и пол рностью, соответствующей входу, на который поступает сигнал. Блок 10 выдает среднее значение сформированной блоком 9 последовательности импульсов, которое и принимаетс в качестве сигнала скорости перемещени .

Б каждом канале блока 7 формирование опорных импульсов может быть выполнено , например, по схеме, представленной на Схема содержит элемент ИЛИ 11 с инверсией, счетчик 12 импульсов, элемент И 13 с инверсией и RS триггер 140

В исходном состо нии счетчик 12 и триггер 14 обнулены. С приходом запускающего импульса U6 снимаетс запрет со счетчика 12 по входу R и начинаетс подсчет высокочастотных импульсов , поступающих на вход С. Первый входной импульс своим передним

5 1

фронтом переводи выход О счетчика 12 в единичное состо ниес Вследствие этого на выходе элемента И 13 с инверсией по вл етс нулевой импульс , который устанавливает триггер 14 в единичное состо ние. После прихода импульсов, количество которых соответствует требуемой длительности опорного импульса, на выходе Р счетчика 12 по вл етс отрицательно импульс, сбрасывающий триггер 14 в нулевое состо ние. По цепи обратной св зи (триггер 14 - элемент ИЛИ 11 с инверсией) обнул етс и счетчик 2 Тем самым схема возвращаетс в исход нос состо ние, Формируемый опорный чмл ьс снимаетс с пр мого выхода триггера 14, Далее цикл повтор етс „

Логическа схема 8 построена в соответствии с логическими уравнени ми:

У ,, у x2,vOOJI xn, , У, (, - -ха)х(х7 + хэ) х ... х (хп. +

+ хо) х (хи + х,)5

где х - конъюнкци , + дизъюнкци , - - инверси

Korr;j период выходного сигнала датчика 4 меньше периода его питающих напр жений, то имеет место одновременное перекрытие опорных импульсов, (поступающих на все входы блока 8 (U7-t иг-2 ит-з Дл п 3) . Это перекрытие равно удвоенной.разности периодов питающего и выходного сигналов датчика 4. В соответствии с логикой блока ъ каждом периоде выходного сигнала датчика формируетс импульс, длительность которого равна перекрытию опорных импульсов. Сформированна последовательность импульсов выдаетс по первому выходу блока 8 (фиг„4 U3- ..

Когда период выходного сигнала датчика 4 оказываетс больше периода питающих его напр жений, то вместо перекрыти импульсов возникает промежуток времени между импульсами, пос- тупзючгики на входы блока 8 (фиг ,4). Этот временной интервал равен модулю удвоенной разнести периодов питающего л выходного сигналов датчика 4, Схема блока обеспечивает формирование на его втором выходе (фиг„4 - Ug..) последовательности импульсов с часто15096

топ выхофюго нгнала датчлка 4 и длительностью , равной промежутку време-- ни между указанными опорными импучь- , сами

Claims

Формула изобретени

1 о Устройство дл измерени ско0 рости перемещени , содержащее генератор эталонной частоты, делитель частоты и последовательно соединенные блок питани , фазовращатель, компаратор , многоканальный распределитель

5 импульсов, многоканальный формирователь опорных импульсов, многовходовую логическую схему и блок осреднени , выход генератора эталонной частоты соединен с дополнительным входом мно0 гоканального формировател опорных импульсов, отличающеес тем. что, с целью повышени точности измерени , в него введен формирователь импульсов стабильной амплитуды, пер5 вый и второй входы которого соединены соответственно с первым и вторым выходами многовходовой логической схемы, а выход - с входом блока осреднени , при этом выход генератора

JQ эталонной частоты соединен через де- лителЬ частоты с входом блока питани „

20 Устройство по п.1, о т л и- чающеес тем, что каждый из п каналов многоканального формирова-

5 тел опорных импульсов состоит из схемы ИЛИ, двоичного счетчика, схемы И и RS-триггера, причем первый вход схемы ИЛИ вл етс информационным входом канала, второй вход сое0 дннен с пр мым выходом RS-триггера и выходом канала, а выход схемы ИЛИ соединен с входом сброса двоичного счетчика, счетный вход которого вл етс дополнительным входом канала, а

5 первый выход соединен с первым входом схемы И, второй вход которой соединен с инверсным выходом КЗ-триггера, а выход - с установочным входом RS-триггера, вход сброса которого

0 соединен с выходом переполнени двоичного счетчикае

За Устройство по п«1, о т л и- ч а ю щ е е с тем, что многовхо- с дова логическа схема содержит N-входовую схему И, N двухвходовых схем ИЛИ и К-входовую схему И-НЕ, причем входы .п каналов соединены с N входами N-входовой схемы К соответственно , а также каждый i-вход многовходовой логической схемы соединен с первым входом i-й двухвходо- вой схемы ИЛИ, а каждый (1+1)-й вход многовходовой логической схемы - с вторым входом i-й двухвходовой схемы ИЛИ, Ц 1,2,...(N-1)), первый и второй входы двухвходовой схемы ИЛИ соединенны с i N входом и пер

вым входом многовходовой логической схемы соответственно, при этом выходы N двухвходовых схем ИЛИ соединены с входами N-входовой схемы И-НЕ, а первым и вторым выходами многовходовой логической схемы вл ютс выхода N-входовой схемы И и N-входовой схемы И-НЕ соответственно.

фиг. 7.

15

Л

U LJ

Фиг. 4