SU1532939A1 - Device for interfacing computer with common main line - Google Patents
Device for interfacing computer with common main line Download PDFInfo
- Publication number
- SU1532939A1 SU1532939A1 SU884380518A SU4380518A SU1532939A1 SU 1532939 A1 SU1532939 A1 SU 1532939A1 SU 884380518 A SU884380518 A SU 884380518A SU 4380518 A SU4380518 A SU 4380518A SU 1532939 A1 SU1532939 A1 SU 1532939A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- information
- counter
- trigger
- Prior art date
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл построени многомашинных вычислительных систем. Целью изобретени вл етс повышение достоверности информации, передаваемой по общей магистрали и принимаемой одним из устройств системы, за счет обеспечени автоматической обратной передачи прин того устройством-приемником пакета данных устройству-передатчику. Устройство содержит два блока буферной пам ти, восемь магистральных усилителей, узел захвата магистрали, генератор импульсов, распределитель импульсов, дешифратор адреса, п ть триггеров, четыре счетчика, семь элементов И, п ть элементов ИЛИ, два одновибратора, блок сравнени . 1 з.п. ф-лы, 5 ил.The invention relates to computing and can be used to build multi-machine computing systems. The aim of the invention is to increase the reliability of information transmitted over a common highway and received by one of the devices of the system, by providing an automatic return transmission of the received data packet to the transmitter device. The device contains two blocks of buffer memory, eight main amplifiers, a node for capturing a line, a pulse generator, a pulse distributor, an address decoder, five triggers, four counters, seven AND elements, five OR elements, two single vibrators, a comparison unit. 1 hp f-ly, 5 ill.
Description
Изобретение относитс к вычислительной технике и может быть использовано дл построени многомашинных вычислительных систем.The invention relates to computing and can be used to build multi-machine computing systems.
Целью изобретени вл етс повышение достоверности информации, передаваемой по общей магистрали и принимаемой одним из устройств системы, за счет обеспечени автоматической обратной передачи прин того устройством-приемником пакета данных устройству-передатчику .The aim of the invention is to increase the reliability of information transmitted over a common highway and received by one of the devices of the system, by providing an automatic return transmission of the received data packet to the transmitter device.
На фиг.1 представлена структурна схема предлагаемого устройства; на фиг.2 - пример реализации блоков буферной пам ти; на фиг.З - структура узла захвата магистрали; на фиг.4 - структурна схема дешифратора адреса; на фиг.5 - схема объединени ЭВМ в многомашинную систему с использованием данного устройства.Figure 1 shows the structural diagram of the proposed device; Fig. 2 illustrates an exemplary implementation of buffer memory blocks; on fig.Z - the structure of the node capture the line; figure 4 is a structural diagram of the address decoder; Fig. 5 is a diagram of the integration of a computer into a multi-machine system using this device.
Устройство (фиг.1) содержит блокиThe device (figure 1) contains blocks
1и 2 буферной пам ти, счетчики 3 и 4, триггеры 5 и 6, узел 7 захвата магистрали , генератор 8 импульсов, дешифратор 9 адреса, элемент И 10, элемент ИЛИ 11, магистральные усилители 12-19, адресные входы 20 блоков 1 и1 and 2 buffer memories, counters 3 and 4, flip-flops 5 and 6, a trunk acquisition unit 7, a pulse generator 8, an address decoder 9, an AND 10 element, an OR 11 element, a trunk amplifier 12-19, 20 block 1 address inputs and
2буферной пам ти, входы 21 чтени блоков 1 и 2 буферной пам ти, шину2 buffer memory, read inputs 21 of blocks 1 and 2 of buffer memory, bus
22 информации, шину 23 подтверждени , шину 24 зан тости, шину 25 синхронизации , счетчики 26 и 27, триггеры 28- 30, блок 31 сравнени , распределитель 32 импульсов, одновибраторы 33 и 34, элементы И 35-40, элементы ИЛИ 41-44, линию 45 данных, входы 46 и выходы 47 блоков 1 и 2 буферной пам ти, линию 48 прерывани , линию 49 требовани Записи, линию 50 записи, входы 51 записи блоков 1 и 2 буферной пам ти , линию 52 прерывани , линию 5322 information, confirmation bus 23, busy bus 24, synchronization bus 25, counters 26 and 27, triggers 28-30, comparison block 31, pulse distributor 32, one-shot 33 and 34, elements AND 35-40, elements OR 41-44 , data line 45, inputs 46 and outputs 47 of blocks 1 and 2 of buffer memory, interrupt line 48, Record requirement line 49, record line 50, records of 51 records of buffer memory blocks 1 and 2, interrupt line 52, line 53
i -i -
СОWITH
начальной установки, линию 5 чтени , линию 55 требовани передачи, адресные входы 56 блоков 1 и 2 буферной пам ти, входы 57 чтени блоков 1 и 2 буферной пам ти, выходы 58 блоков 1 и 2 буферной пам ти.setup, read line 5, transfer request line 55, address inputs 56 of blocks 1 and 2 of the buffer memory, read inputs 57 of blocks 1 and 2 of the buffer memory, outputs 58 of blocks 1 and 2 of the buffer memory.
Блоки 1 и 2 буферной пам ти (фиг,2) содержат узлы 59 пам ти, каждый из которых включает регистр 60, мультиплексор 61 и группы элементов И 62 и 63 и схему управлени , состо щую из дешифраторов и 65, группы элементов И 66-68 и группы элементов ИЛИ 69 и 70, входы 71 и 72. Узел 7 захвата магистрали (фиг.З) содержит счетчик 73 регистр 74 и триггер 75. Дешифратор 9 адреса (фиг.4) содержит узел 76 сравнени , регистр 77, тригThe blocks 1 and 2 of the buffer memory (FIG. 2) contain memory nodes 59, each of which includes a register 60, a multiplexer 61 and groups of elements AND 62 and 63 and a control circuit consisting of decoders and 65, groups of elements AND 66- 68 and groups of elements OR 69 and 70, inputs 71 and 72. The trunk acquisition node 7 (FIG. 3) contains a counter 73 register 74 and a trigger 75. The address decoder 9 (FIG. 4) contains a comparison node 76, register 77, trigger
10ten
1515
са на линию 53. По этому импульсу счетчики 3, 4, 26 и 27 триггеры 5 6, 28 и 29 сбрасывают в ноль, на ходе узла 7 магистрали захвата по л етс нулевой потенциал, который инициирует по вление нулевого уро на выходах триггеров 30 и дешифра ров 9 всех устройств 80 системы. линии 49 по вл етс потенциал лог ческой единицы.on line 53. On this impulse, counters 3, 4, 26, and 27 flip-flops 5, 6, 28, and 29 are reset to zero, a zero potential occurs at the stroke of the gripper line 7, which triggers the appearance of a zero level at the outputs of flip-flops 30 and Decoder 9 of all devices 80 systems. line 49 appears as a logical unit potential.
В устройствах 80 блоки 1 буфер пам ти доступны с линии 45 только записи, а блоки 2 буферной пам ти только по чтению. Запись данных в блок 1 сопровождаетс сигналом на нии 50, а чтение из блока 2 - сиг лом на линии . Наличие единицы линии 49 означает, что блок 2In devices 80, blocks 1 of the memory buffer are accessible from line 45 only records, and blocks 2 of buffer memory are read only. Data recording in block 1 is accompanied by a signal on Research Institute 50, and reading from block 2 is accompanied by a signal on the line. Having a line unit of 49 means that block 2
78 и элемент И 79. На фиг.5 изоб- 2Q свободен. При записи информации в78 and element 79. In Fig. 5, Fig. 2Q is free. When recording information in
80 сопр жени и80 mates and
30thirty
3535
герger
ражены устройстваdevice razheny
ЭВМ 81.Computer 81.
Устройство работает следующим образом .The device works as follows.
Обмен информацией между парой ЭВМ 25 81i (i 1-n) и 8lj (j 1-n) системы с помощью устройств 801 и 80j (фиг.5) осуществл етс через общую магистраль, состо щую из следующих шин: шины 22 информации; шины 23 подтверждени ; шины 2k зан тости; шины 25 синхронизации .The exchange of information between a pair of computers 25 81i (i 1-n) and 8lj (j 1-n) of the system using devices 801 and 80j (FIG. 5) is carried out via a common bus consisting of the following buses: information bus 22; confirmation tires 23; 2k tires; Bus 25 sync.
Обмен включает в себ следующие j этапы:проверка ЭВМ 81i инициатором обмена зан тости своего устройства 801 и при необходимости ожидание его освобождени ; занесе ме пакета информации по линии 45 из ОЗУ ЭВМ 81 в блок 1 буферной пам ти устройства 801; захват устройством 801 общей магистрали; проверка зан тости блока 2 буферной пам ти устройства 80j и в случае необходимости ожидание его освобождени ; передача пакета информации из блока 1 буферной пам ти устройства 801 в блок 2 буферной пам ти устройства 80j; обратна передача пакета из блока 2 буферной пам ти устройства %80j через общую магистраль и срав- .нение передаваемого с содержимым блока 1 буферной пам ти устройства 801; в случае несовпадени данных перевод ЭВМ 81i в режим прерывани по ошибке в передаче; чтение информации из блока 2 буферной пам ти устройства 80j в ОЗУ ЭВМ 8lj no прерыванию. 55 . Начало работы системы осуществл етс с инициализации устройств 80, котора производитс подачейимпуль40The exchange includes the following j steps: checking the computer 81i by the initiator of the exchange of the occupation of its device 801 and, if necessary, waiting for its release; transferring the packet of information via line 45 from computer RAM 81 to block 1 of the buffer memory of the device 801; the capture device 801 common highway; checking the block 2 of the buffer memory of the device 80j and, if necessary, waiting for its release; transmitting a packet of information from block 1 of the buffer memory of the device 801 to block 2 of the buffer memory of the device 80j; reverse transmission of a packet from block 2 of the buffer memory of the device% 80j through the common line and comparison of the buffer memory of the device 801 transmitted to the contents of block 1; in the event of a data mismatch, switching the computer 81i to an interrupt mode by transmission error; reading information from block 2 of buffer memory of device 80j in computer RAM 8lj no interrupt. 55. The system is started up from the initialization of the devices 80, which is produced by feeding the impulses
4545
5050
блок 1 по заднему фронту импульса на линии 50 значение счетчика 3 у личиваетс на единицу. Значение на выходах этого счетчика определ ет рес информационного слова, записы мого в блок 1„block 1, on the trailing edge of the pulse on line 50, the value of counter 3 y is readable by one. The value at the outputs of this counter determines the res of the information word recorded in block 1 "
ii
После переполнени счетчика 3 его выходе переполнени по вл етс импульс, по фронту которого счетн триггер 5 и триггер 29 устанавлива с в единицу, в результате чего н линиии 49 по вл етс нулевой уров свидетельствующий о том, что блок устройства 801 зан т, на входах эл ментов И 38 и 40 по вл ютс нулевы потенциалы. ЭВМ 81is записав паке в блок 1, устанавливает требовани передачи единичным уровнем на лин 55, тем самым единичный потенциал выхода элемента И 35 подаетс на вход запроса узла 7. После разреш ни всевозможных конфликтов на вых узла 7 по вл етс единичный потен свидетельствующий о захвате устрой вом 801 общей магистрали. Этот пот циал поступает на шину 24 зан тост а в устройстве 801 - на входы элем тов И 36, 38, 40. На выходе элеме И 36 по вл етс потенциал логическ единицы, который разрешает прохожд ние синхроимпульсов с генератора 8 на первый выход распределител 32 пульсов. Синхроимпульсы с выхода р пределител 32 поступают на вход 2 чтени блока 1 и на шину 25 синхр зации. По этим импульсам происходи чтение первого слова из блока 1 в устройстве 801. Содержимое этого с ва определ ет адрес устройства 80jAfter the overflow of the counter 3 of its overflow output, an impulse appears, on the front of which the counting trigger 5 and the trigger 29 are set to one, resulting in line 49 appearing zero level indicating that the block of the device 801 is occupied at the inputs The elements 38 and 40 appear to have zero potentials. The computer 81is, writing the packet in block 1, sets the requirements for transmitting a unit level to the line 55, thereby giving the unit output potential of the element 35 to the input of the request for node 7. After resolving all possible conflicts to the output node 7, there appears a single potential indicating the capture device vom 801 common highway. This capacity is fed to bus 24 busy in device 801 to the inputs of elements 36, 38, and 40. At the output of element 36, a potential of a logical unit appears that permits the passage of clock pulses from generator 8 to the first output of distributor 32 pulses. The clock pulses from the output p of the limiter 32 are fed to the input 2 of the reading of unit 1 and to the bus 25 of the synchronization. From these pulses, the first word is read from block 1 in device 801. The content of this with yours determines the address of device 80j
са на линию 53. По этому импульсу счетчики 3, 4, 26 и 27 триггеры 5, 6, 28 и 29 сбрасывают в ноль, на выходе узла 7 магистрали захвата по вл етс нулевой потенциал, который . инициирует по вление нулевого уровн на выходах триггеров 30 и дешифраторов 9 всех устройств 80 системы. На линии 49 по вл етс потенциал логической единицы.on line 53. According to this impulse, counters 3, 4, 26, and 27 trigger 5, 6, 28, and 29 are reset to zero; at the output of node 7 of the capture line, a potential of zero appears. initiates the appearance of a zero level at the outputs of the flip-flops 30 and decoders 9 of all devices 80 of the system. On line 49 a logical unit potential appears.
В устройствах 80 блоки 1 буферной пам ти доступны с линии 45 только по записи, а блоки 2 буферной пам ти - только по чтению. Запись данных в . блок 1 сопровождаетс сигналом на линии 50, а чтение из блока 2 - сигналом на линии . Наличие единицы на линии 49 означает, что блок 2In devices 80, blocks 1 of buffer memory are accessible from line 45 only by writing, and blocks 2 of buffer memory are accessible only by reading. Write data to. block 1 is accompanied by a signal on line 50, and reading from block 2 is a signal on the line. The presence of a unit on line 49 means that block 2
Q свободен. При записи информации вQ is free. When recording information in
00
5five
5 five
5 five
00
5five
00
блок 1 по заднему фронту импульса на линии 50 значение счетчика 3 увеличиваетс на единицу. Значение на выходах этого счетчика определ ет адрес информационного слова, записываемого в блок 1„block 1 on the trailing edge of the pulse on line 50, the value of counter 3 is increased by one. The value at the outputs of this counter determines the address of the information word written in block 1 „
ii
После переполнени счетчика 3 на его выходе переполнени по вл етс импульс, по фронту которого счетный триггер 5 и триггер 29 устанавливаютс в единицу, в результате чего на линиии 49 по вл етс нулевой уровень, свидетельствующий о том, что блок 1 устройства 801 зан т, на входах элементов И 38 и 40 по вл ютс нулевые потенциалы. ЭВМ 81is записав пакет в блок 1, устанавливает требование передачи единичным уровнем на линию 55, тем самым единичный потенциал с выхода элемента И 35 подаетс на вход запроса узла 7. После разрешени всевозможных конфликтов на выходе узла 7 по вл етс единичный потенциал, свидетельствующий о захвате устройством 801 общей магистрали. Этот потенциал поступает на шину 24 зан тости, а в устройстве 801 - на входы элементов И 36, 38, 40. На выходе элемента И 36 по вл етс потенциал логической единицы, который разрешает прохождение синхроимпульсов с генератора 8 на первый выход распределител 32 импульсов . Синхроимпульсы с выхода распределител 32 поступают на вход 21 чтени блока 1 и на шину 25 синхронизации . По этим импульсам происходит чтение первого слова из блока 1 в , устройстве 801. Содержимое этого слова определ ет адрес устройства 80jAfter the counter 3 overflows, a pulse appears at its overflow output, on the front of which the counting trigger 5 and the trigger 29 are set to one, with the result that on line 49 a zero level appears, indicating that block 1 of the device 801 is occupied, At the inputs of the elements 38 and 40, zero potentials appear. The computer 81is, by writing a packet in block 1, sets the requirement for a unit-level transfer to line 55, thereby the unit potential from the output of element 35 is fed to the input of the request of node 7. After all possible conflicts are resolved, the output potential of node 7 appears to indicate the seizure device 801 common highway. This potential enters the bus 24 busy and in the device 801 - the inputs of the elements And 36, 38, 40. At the output of the element 36 there appears a potential of a logical unit that permits the passage of clock pulses from the generator 8 to the first output of the distributor 32 pulses. The clock pulses from the output of the distributor 32 are fed to the input 21 of the reading unit 1 and to the bus 25 synchronization. These pulses read the first word from block 1 to device 801. The content of this word determines the address of the device 80j.
на общей магистрали. Адресное слово поступает на шину 22 через магист - ральный усилитель 12, открытый на передачу уровнем единицы на выходе элемента ИЛИ 41.on a common highway. The address word enters the bus 22 through the trunk amplifier 12, opened for transmission by the level of one at the output of the element OR 41.
В устройстве 80j адресное слово че через магистральный усилитель 12 по- | ступает на входы дешифратора 9 адре- са. Синхронизаци работы дешифратора осуществл етс импульсами, поступающими на его вход синхронизации с шины 25. Если блок 2 в устройстве 80j свободен (о чем свидетельствует наличие логической единицы на нулевом выходе триггера 6),на выходе дешифратора 9 по вл етс потенциал единицы, который поступает на шину 23 и в устройство 801,.переключает прохождение импульсов с входа распределител 32 импульсов на его второй выход. Синхроимпульсы , поступающие с второго выхода распределител 32,инициируют чтение всего пакета из блока 1. Чтение слова сопровождаетс импульсом на входе 21 блока 1 по адресу, задаваемому на его входе 20. По заданному фронту импульса происходит увеличение содержимого счетчика 3 на единицу. Информаци с выходов 47 блока 1 устройства 801 через усилитель 12 поступает на шину 22. После переполнени счетчика 3. на его выходе переполнени по вл етс импульс, который обнул ет триггер 5, тем самым иницииру по вление уровн логического нул на выходах элементов И 35 и 36, Уровень нул на выходе элемента И 36 закрывает прохождение синхроимпульсов через распределитель 32. Одновременно с этим уровнем логической единицы с нулевого выхода триггера 5 происходит по вление единичного уровн на выходе элемента И 40, который в устройстве 801 закрывает усилитель 12 дл передачи в оба направлени .In the device 80j, the address word che through the trunk amplifier 12- | steps on the inputs of the decoder 9 addresses. The decoder operation is synchronized by pulses arriving at its sync input from bus 25. If block 2 in device 80j is free (as indicated by the presence of a logical unit at the zero output of flip-flop 6), the output potential of the decoder 9 appears bus 23 and into the device 801,. switches the passage of pulses from the distributor input 32 pulses to its second output. The sync pulses from the second output of the distributor 32 initiate the reading of the entire packet from block 1. The reading of the word is accompanied by a pulse at the input 21 of block 1 at the address specified at its input 20. The specified pulse edge increases the content of counter 3 by one. Information from the outputs 47 of the unit 1 of the device 801 through the amplifier 12 enters the bus 22. After the counter 3 overflows, a pulse appears on its overflow output that zeroes the trigger 5, thereby initiating a logic zero level at the outputs of the And 35 and 36, the zero level at the output of the AND 36 closes the passage of the clock pulses through the distributor 32. Simultaneously with this level of the logical unit, a single level appears at the output of the AND 40 element, which in the device 801 closes m amplifier 12 for transmission in both directions.
В устройстве 80j информаци с шины 22 поступает через усилитель 12 на входы 46 блока 2. Синхронизаци осуществл етс импульсами на шине 25, которые через усилитель 18 и элемент И 10 (элемент И 39 закрыт уровнем нул на выходе магистрального усилител 14) поступают на вход 51 записи блока 2 и через элемент ИЛИ 43 на счетный вход счетчика 4. По заднему фронту импульсов происходит наращивание счетчика 4, значение которого задает адрес записываемой информации наIn device 80j, information from bus 22 enters through amplifier 12 to inputs 46 of unit 2. Synchronization is performed by pulses on bus 25, which through amplifier 18 and element 10 (element 39 is closed by a zero level at the output of trunk amplifier 14) arrive at input 51 write block 2 and through the element OR 43 to the counting input of the counter 4. On the trailing edge of the pulses there is a build-up of the counter 4, the value of which sets the address of the recorded information on
оabout
5five
00
5five
00
5five
00
5five
входах адреса 20 блока 2 устройства 80j. После переполнени счетчика 4 на выходе его переполнени по вл етс импульс, который устанавливает в единицу триггеры 6 и 28. Уровень нул на нулевом выходе триггера 6 закрывает элемент И 10, а уровень еди ницы на выходе триггера 28 разрешает прохождение импульсов в устройстве 80j с генератора 8 через элемент И 37. Этим же уровнем усилитель 12 переключаетс на передачу. Синхросигналы с выхода элемента И 37 поступают на вход 57 чтени блока 2 и на синхровход счетчика 27.the inputs of the address 20 of block 2 of the device 80j. After the overflow of the counter 4, a pulse appears at the output of its overflow, which sets the triggers 6 and 28 to one. The zero level at the zero output of the trigger 6 closes the AND 10 element, and the single level at the output of the trigger 28 permits the passage of pulses in the device 80j from the generator 8 through element 37. At the same level, amplifier 12 is switched to transmit. The sync signals from the output of the element 37 are fed to the input 57 of the reading unit 2 and to the synchronous input of the counter 27.
По заднему фронту импульса происходит увеличение его значени , которое определ ет адрес информации в блоке 2. Таким образом происходит выдача информации из блока 58 на шину 22. После выдачи всего пакета на выходе переполнени счетчика 27 по вл етс импульс, по которому обнул етс триггер 28, тем самым закрыва элемент И 37. По перепаду в ноль на выходе 28 на выходе одновибратора 34 по вл етс импульс прерывани , который передаетс по линии 48 и переводит ЭВМ 81j в режим чтени пакета. Импульсы чтени поступают на вход 21 чтени блока 2 устройства 80j. По заднему фронту импульса увеличиваетс на единицу значение счетчика 4. Данные из блока 2 устройства 80j поступают в ЭВМ 8lj через линию 45. После чтени всего пакета на выходе переполнени счетчика 4 по вл етс импульс, по которому обнул етс счетный триггер 6. Значение триггера 28 не измен етс ввиду присутстви на его D-входе уровн логического нул .On the falling edge of the pulse, an increase in its value occurs, which determines the address of information in block 2. Thus, information is output from block 58 to bus 22. After the entire packet is output, the overflow output of counter 27 causes an impulse to trigger a trigger 28 , thereby closing the element 37. Over a differential to zero at the output 28, at the output of the one-shot 34, an interruption pulse appears, which is transmitted via line 48 and switches the computer 81j to the packet reading mode. Reading pulses are fed to the input 21 of the reading unit 2 of the device 80j. On the trailing edge of the pulse, the value of counter 4 is increased by one. The data from block 2 of device 80j enters the computer 8lj via line 45. After reading the entire packet, counter 4 overflow emerges a pulse through which the counting trigger 6 is zeroed. Trigger value 28 unchanged by the presence of a logical zero level at its D input.
В устройстве 801 информаци поступает с шины 22 через магистральный усилитель 13 на входы блока 31 сравнени . Импульсы синхронизации с шины 25 через элемент И 38 поступают на синхровход счетчика 26 и вход 57 чтени блока 1. По импульсу происходит чтение слова из блока 1 на выходы 58. По заднему фронту импульса увеличиваетс на единицу значение счетчика 26, определ ющего адрес считваемой информации , котора поступает на другие информационные входы блока 31 сравнени . При первом несовпадении информации , передаваемой по шине 22 и считы- , ваемой из блока 1, на выходе блока 31 сравнени по вл етс единичный потенциал . По заднему фронту импульса синхронизации триггер 30 переключаетс в единицу, выдава в ЗВМ 81i сигнал прерывани по линии 52, свидетельствующий об ошибке в передаче После переполнени счетчика 26 на его выходе переполнени по вл етс импульс, который обнул ет триггер 29 и сбрасывает узел 7, в результате чего на линии kS по вл етс единичный потенциал , на шинах 23 и 2k по вл етс потенциал логического нул , триггер 30 сбрасываетс в ноль. ЭВМ 81i, получив прерывание по линии 52, может повторить передачу пакета, проделав заново описанный цикл.In the device 801, information is received from the bus 22 through the trunk amplifier 13 to the inputs of the comparison unit 31. The synchronization pulses from the bus 25 through the element 38 arrive at the synchronous input of the counter 26 and the input 57 of the reading block 1. The impulse reads the word from the block 1 to the outputs 58. The counter edge of the pulse increases by one the value of the counter 26 defining the address of the read information, which enters the other information inputs of the comparison unit 31. When the first discrepancy of information transmitted via bus 22 and read from block 1, a unit potential appears at the output of comparison block 31. On the falling edge of the synchronization pulse, trigger 30 switches to a unit, issuing an interrupt signal on line 52 to the ZVM 81i, indicating a transmission error. After the counter 26 overflows, an impulse appears at its overflow output, which flushes the trigger 29 and resets the node 7, as a result of which a single potential appears on the kS line, a logical zero potential appears on the 23 and 2k buses, the trigger 30 is reset to zero. The 81i computer, having received an interrupt on line 52, can retransmit the packet by completing the newly described cycle.
Блоки 1 и 2 буферной пам ти (фиг.2) работают следующим образом.The blocks 1 and 2 of the buffer memory (FIG. 2) operate as follows.
Емкость блоков 1 и 2 задаетс количеством узлов 59, а разр дность - разр дностью регистров 60.Адресаци узлов осуществл етс со входов 20 и 156. После выставлени адреса на соот- 25 ветствующем выходе дешифратора 6k или 65 по вл етс потенциал логической единицы, который через группу элементов ИЛИ 69 поступает на соответствуюЗапросы на захват общей магистрали поступают с входа запроса на D-вход триггера 75. Если на ширине 2k находитс потенциал логического нул , то при поступлении импульсов на вход синхронизации узла 7 происходит последовательное наращивание значени счетчика 73. Начальное значение счетчика 73 задаетс значением на выходах регистра 7k, представл ющего соответствующий приоритету устройства 801 набор логических нулей и единиц. Чем выше приоритет устройства, тем большее двоичное значение находитс на выходах регистра 7k, Как только возникает переполнение счетчика 73, на его выходе переполнени возникает импульс, поступающий на С-вход триггера 75, перевод его в единичное состо ние. Триггер 75 выставл ет на выход узла 7 единичный уровень, который через шину 2k поступает на входы запрета всех узлов 7 устройств 80 системы, темThe capacity of blocks 1 and 2 is determined by the number of nodes 59, and the size of the register is 60. The nodes are addressed from inputs 20 and 156. After setting the address, the potential output of the decoder 6k or 65 appears on the corresponding output of the decoder through the group of elements OR 69, it enters the corresponding Requests for the capture of the common highway from the input of the request to the D input of the trigger 75. If the potential of logical zero is located at a width of 2k, then upon receipt of pulses to the synchronization input of the node 7 The rotation of the value of the counter 73. The initial value of the counter 73 is determined by the value at the outputs of the register 7k, which represents the set of logical zeroes and ones corresponding to the priority of the device 801. The higher the device priority, the greater the binary value is at the outputs of the register 7k. As soon as counter 73 overflows, a pulse arrives at its overflow output, arriving at the C input of the trigger 75, putting it into one state. The trigger 75 exposes to the output of the node 7 a unit level, which through the bus 2k enters the inhibit inputs of all the nodes 7 of the devices 80 of the system,
самым производ начальную установку счетчиков 73 и блокиру их работу. Сброс триггера 75 производитс подачей сигнала на входы установки или освобождени . Таким образом, така the most initial production of the installation of counters 73 and block their work. The trigger 75 is reset by applying a signal to the set or release inputs. So taka
вход группы элементов И 66. После 30 реализаци узла 7 позвол ет осущестщииthe input of a group of elements And 66. After 30, the implementation of node 7 allows the
прихода импульса записи на вхоц 51 или 72 на соответствующем выходе (в зависимости от адреса) группы элемен- JTOB ИЛИ 70 по вл етс импульс, который поступает через соответствующий элемент группы элементов И 66 на вход синхронизации регис а 60 одного из каналов 59 в соответствии с адресаци- ей. Причем.при поступлении импульса записи на вход 51 запись осуществл етс со входов 6 по адресу, задаваемому на входах 20, а при поступлении импульса записи на вход 72 запись ин формации происходит с входов 71 по адресу, задаваемому на входах 56. Чтение информации осуществл етс подачей импульса чтени на вход 21 или 57. При этом при поступлении импульса чтени на вход 21 информаци поступает на выходы k7 через группу .. элементов И 62 соответствующего адресации с входов 20 узла 59, а при поступлении импульса чтени на вход 57 информаци поступает на выходы 58 через группу элементов И 63 соответствующего адресации с входов 56 узла 59.when a write pulse arrives at input station 51 or 72 at the corresponding output (depending on the address) of the JTOB OR 70 element group, an impulse appears that goes through the corresponding element of the AND 66 element group to the synchronization input of the register 60 of one of the channels 59 in accordance with addressing. Moreover, when a write pulse arrives at input 51, recording is made from inputs 6 at the address specified at inputs 20, and when a recording pulse arrives at input 72, information is recorded from inputs 71 at the address specified at inputs 56. Information is read by applying a read pulse to input 21 or 57. In this case, when a reading pulse arrives at input 21, information arrives at outputs k7 through a group .. of elements AND 62 of the corresponding addressing from inputs 20 of node 59, and when a reading pulse arrives at input 57, information arrives at output 58 through the group of elements And 63 corresponding addressing from the inputs 56 of node 59.
Узел 7,(фиг.З) работает следующим образом,Node 7, (fig.Z) works as follows
вл ть захват общей магистрали только одному устройству 801.Only one device 801 can capture a common trunk.
Дешифратор 9 адреса (фигЛ) обеспечивает , адресацию устройств 80 сThe address decoder 9 (figl) provides for the addressing of devices 80 s
35 общей магистрали. Код адреса устройства 80j задаетс регистром 77, представл ющим набор нулей и единиц в зависимости от адреса устройства 80j. Работа узла 76 сравнени синхронизи40 руетс импульсами, поступающими со входа синхронизации дешифратора 9 При совпадении адреса устройства 80j, задаваемого регистром 77, с информацией на входах дешифратора 9 на вы45 ходе узла 76 сравнени по вл ютс импульсы , которые поступают на вход ч элемента И 79. Если блок 2 адресуемого устройства 80j свободен, то импульсы с выхода элемента И 79 посту50 лают на С-вход триггера 78(D-вход в состо нии- логической единицы), переключа его в единичное состо ние. Потенциал с выхода дешифратора адреса поступает на шину 23 подтаержде-5 ни . С)брос триггера 78 осуществл етс подачей уровн логического нул на вход запрета дешифратора адреса, который соединен с входом сброса триггера 78,35 common highway. The device address code 80j is specified by register 77, representing a set of zeros and ones depending on the device address 80j. The operation of the synchronization comparison node 76 by the pulses coming from the synchronization input of the decoder 9 When the address of the device 80j specified by register 77 coincides with the information at the inputs of the decoder 9, the pulses arriving at the input of the AND element 79 appear at the output of the comparison node 76. If block 2 of the addressed device 80j is free, then the pulses from the output of the element And 79 are sent to the C input of the trigger 78 (D input to the state of logical unit), switching it to the one state. The potential from the output of the address decoder enters the bus 23 of the sub-order-5 neither. C) the flip of the trigger 78 is performed by applying a logic zero level to the input of the prohibition of the address decoder, which is connected to the reset input of the trigger 78,
в at
) )
10ten
- 25 и 532939 .8- 25 and 532939 .8
Запросы на захват общей магистрали поступают с входа запроса на D-вход триггера 75. Если на ширине 2k находитс потенциал логического нул , то при поступлении импульсов на вход синхронизации узла 7 происходит последовательное наращивание значени счетчика 73. Начальное значение счетчика 73 задаетс значением на выходах регистра 7k, представл ющего соответствующий приоритету устройства 801 набор логических нулей и единиц. Чем выше приоритет устройства, тем большее двоичное значение находитс на выходах регистра 7k, Как только возникает переполнение счетчика 73, на его выходе переполнени возникает импульс, поступающий на С-вход триггера 75, перевод его в единичное состо ние. Триггер 75 выставл ет на выход узла 7 единичный уровень, который через шину 2k поступает на входы запрета всех узлов 7 устройств 80 системы, темRequests to capture the common highway come from the input of the request to the D input of the trigger 75. If the potential of logical zero is at 2k, then when the pulses enter the synchronization input of node 7, the value 73 of the counter begins to increase. The initial value of the counter 73 is set by the value at the register outputs 7k representing the set of logical zeros and ones corresponding to the priority of the device 801. The higher the device priority, the greater the binary value is at the outputs of the register 7k. As soon as counter 73 overflows, a pulse arrives at its overflow output, arriving at the C input of the trigger 75, putting it into one state. The trigger 75 exposes to the output of the node 7 a unit level, which through the bus 2k enters the inhibit inputs of all the nodes 7 of the devices 80 of the system,
самым производ начальную установку счетчиков 73 и блокиру их работу. Сброс триггера 75 производитс подачей сигнала на входы установки или освобождени . Таким образом, така the most initial production of the installation of counters 73 and block their work. The trigger 75 is reset by applying a signal to the set or release inputs. So taka
2020
реализаци узла 7 позвол ет осуществл ть захват общей магистрали только одному устройству 801.the implementation of node 7 allows only one device 801 to capture the common trunk.
Дешифратор 9 адреса (фигЛ) обеспечивает , адресацию устройств 80 сThe address decoder 9 (figl) provides for the addressing of devices 80 s
общей магистрали. Код адреса устройства 80j задаетс регистром 77, представл ющим набор нулей и единиц в зависимости от адреса устройства 80j. Работа узла 76 сравнени синхронизируетс импульсами, поступающими со входа синхронизации дешифратора 9 При совпадении адреса устройства 80j, задаваемого регистром 77, с информацией на входах дешифратора 9 на выходе узла 76 сравнени по вл ютс импульсы , которые поступают на вход ч элемента И 79. Если блок 2 адресуемого устройства 80j свободен, то импульсы с выхода элемента И 79 постулают на С-вход триггера 78(D-вход в состо нии- логической единицы), переключа его в единичное состо ние. Потенциал с выхода дешифратора адреса поступает на шину 23 подтаерждени . С)брос триггера 78 осуществл етс подачей уровн логического нул на вход запрета дешифратора адреса, который соединен с входом сброса триггера 78,common highway. The device address code 80j is specified by register 77, representing a set of zeros and ones depending on the device address 80j. The operation of the comparison node 76 is synchronized by pulses coming from the synchronization input of the decoder 9 When the address of the device 80j specified by the register 77 coincides with the information on the inputs of the decoder 9, the output of the comparison node 76 appears pulses that arrive at the input of the AND 79 element. 2 addressable device 80j is free, then the pulses from the output of the element And 79 are posited to the C input of the trigger 78 (D input to the state of the logical unit), switching it to the one state. The potential from the output of the address decoder enters the sub-termination bus 23. C) the flip of the trigger 78 is performed by applying a logic zero level to the input of the prohibition of the address decoder, which is connected to the reset input of the trigger 78,
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884380518A SU1532939A1 (en) | 1988-02-18 | 1988-02-18 | Device for interfacing computer with common main line |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884380518A SU1532939A1 (en) | 1988-02-18 | 1988-02-18 | Device for interfacing computer with common main line |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1532939A1 true SU1532939A1 (en) | 1989-12-30 |
Family
ID=21356496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884380518A SU1532939A1 (en) | 1988-02-18 | 1988-02-18 | Device for interfacing computer with common main line |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1532939A1 (en) |
-
1988
- 1988-02-18 SU SU884380518A patent/SU1532939A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 907536, кл. G Об F 13/24, 1980. Авторское свидетельство СССР № 1285485, кл. G Об F 13/24, 1987. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0371772B1 (en) | Memory accessing switch network | |
US4733390A (en) | Data transmission system | |
CN1221919A (en) | System for interchanging data between data processor units having processors interconnected by common bus | |
SU1532939A1 (en) | Device for interfacing computer with common main line | |
WO1981002798A1 (en) | Computer system and interface therefor | |
SU1381534A1 (en) | Computer interface | |
SU1443001A1 (en) | Device for interfacing electronic computers | |
SU1462336A1 (en) | Device for interfacing electronic computer with shared bus | |
JPS6044712B2 (en) | Data transfer method using bus connection | |
JPH0715670B2 (en) | Data processing device | |
JPS59229663A (en) | Parallel processing multi-cpu system | |
SU1439612A1 (en) | Device for interfacing computer with communication channel | |
SU1234843A1 (en) | Interface for linking digital computer with using equipment | |
SU1571599A1 (en) | Device for interfacing processor and multiunit memory | |
SU1508227A1 (en) | Computer to trunk line interface | |
SU1339576A1 (en) | Device for interfacing computer with common line | |
SU1672460A1 (en) | System and local bus interface unit | |
SU1367018A1 (en) | Device for interfacing microcomputer trunk line with trunk line of peripheral devices | |
SU1256034A1 (en) | Interface for linking two electronic computers with common memory | |
SU1425700A1 (en) | Communication arrangement in computer system | |
SU1596339A1 (en) | Computer to peripheral interface | |
SU1460724A1 (en) | Computer interface | |
SU1522217A1 (en) | Device for connection of k processors with group of subscribers | |
SU1376095A1 (en) | Computer interfacing device | |
SU1702381A1 (en) | Intercomputer data exchange device |