SU1524050A1 - Device for distributing tasks among processors - Google Patents
Device for distributing tasks among processors Download PDFInfo
- Publication number
- SU1524050A1 SU1524050A1 SU884387602A SU4387602A SU1524050A1 SU 1524050 A1 SU1524050 A1 SU 1524050A1 SU 884387602 A SU884387602 A SU 884387602A SU 4387602 A SU4387602 A SU 4387602A SU 1524050 A1 SU1524050 A1 SU 1524050A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- group
- elements
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в качестве аппаратного диспетчера программ, готовых к выполнению, дл их распределени по процессорам многопроцессорной системы. Целью изобретени вл етс повышение быстродействи . Устройство содержит шесть регистров, восемь счетчиков, восемнадцать элементов И, три мультиплексора, семь триггеров, дес ть элементов ИЛИ, две схемы сравнени , два дешифратора, п ть групп элементов И, два элемента И-НЕ, три элемента ИЛМ-НЕ, два элемента И-ИЛИ, группу коммутаторов, узел приоритета, группу элементов ИЛИ, элемент задержки. В устройстве имеетс возможность распределени конкретного задани на заданный процессор с параллельным просмотром очереди заданий и блокировкой распределени на этом процессоре заданий, допускающих исполнение на любом процессоре системы. 1 ил.The invention relates to computing and can be used as a hardware program manager, ready for execution, for distribution among processors of a multiprocessor system. The aim of the invention is to increase speed. The device contains six registers, eight counters, eighteen And elements, three multiplexers, seven flip-flops, ten OR elements, two comparison circuits, two decoders, five groups of And elements, two AND-NOT elements, three ILM-NOT elements, two elements AND-OR, switch group, priority node, OR group of elements, delay element. The device has the ability to distribute a specific task to a given processor with parallel viewing of the job queue and locking the distribution on this processor of tasks that can be executed on any processor of the system. 1 il.
Description
Изобретение относитс к вычислительной технике и может быть использовано D качестве аппаратного диспетчера программ, готовых к выполнению, дл их распределени по процессорам многопроцессорной системы.The invention relates to computing and can be used as a hardware program manager, ready for execution, for distribution among processors of a multiprocessor system.
Цель - повышение быстродействи .The goal is to increase speed.
На чертеже приведена структурна схема устройства.The drawing shows a block diagram of the device.
Устройство содержит блоки 1 и 2 пам ти, регистры 3-8, счетчики 9-16, элементы И 17-34, сигнальный выходThe device contains blocks 1 and 2 of memory, registers 3-8, counters 9-16, elements AND 17-34, signal output
35устройства, группу кодовых входов35 devices, group of code inputs
36устройства, элементы ИЛИ 37-46, генератор 47 импульсов, сигнальный вход 48 устройства, триггеры 49-55, мультиплексоры 56-58, схемы 59-6036 devices, elements OR 37-46, generator 47 pulses, signal input 48 devices, triggers 49-55, multiplexers 56-58, circuits 59-60
сравнени , дешифраторы 61 и 62, группы элементов И 63-67, группу кодовых входов 68 устройства, элементы И-НЕ 69-70, элементы ШШ-НЕ 7 и 72, эле-i мент НЕ 73, элементы И-ШП 74 и 75, группу коммутаторов 76, группу входов 77 готовности устройства, узел 78 приоритета, группу элементов 1ШИ 79, группу информационных выходов 80 устройства , группу кодовых выходов 81 устройства, вход 82 запуска устройства , вход 83 останова устройства элементы 84-86 задержки.comparisons, decoders 61 and 62, groups of elements I 63-67, group of code inputs 68 devices, elements AND-NOT 69-70, elements ШШ-НЕ 7 and 72, ele-ment ment 73, elements И-ШП 74 and 75 , switch group 76, device readiness input group 77, priority node 78, 1 SH 79 element group, device information output 80 group, device code output 81 group, device start input 82, device stop input 83, delay elements 84-86.
Устройство работает следующим образом .The device works as follows.
В начальном состо нии устройства регистры 3-8 и счетч1 ки 9-16 имеютIn the initial state of the device, registers 3-8 and counters 9-16 have
СЛ N5SL N5
4 О СЛ4 About SL
нулевое содержимое, триггеры 49-55 сброшены в нуль, блоки I и 2 пам ти очищены (цепи перевода устройства в исходное состо ние не показаны).При этом на выходе 35 устройства установлен единичньй сигнал, разрешаклиш подачу на устройство кодов запроса на распределение, а на выходах 80 группы и выходах 81 нулевые уровни сиг- палов.the zero content, the flip-flops 49-55 are reset to zero, the I and 2 memory blocks are cleared (device reset circuit is not shown). At the same time, a single signal is set at the device output 35, allowing the distribution request codes to be sent to the device too much, at the outputs of the 80th group and at the exits of the 81 zero levels of the signals.
Перед началом работы устройства через входы 68 в счетчик 16 заноситс код глубины просмотра очереди заданий на конкретный процессор систе- мы.Before the device starts operating, inputs 68 enter into counter 16 a code for viewing the queue of tasks on a specific processor of the system.
Работа устройства начинаетс с приходом импульсного сигнала пуска на вход 82 устройства, по которому триггер 54 переводитс в единичное сое- то ние и высоким уровнем сигнала на своем пр мом выходе разрешает работу генератора 47 импульсов.The operation of the device begins with the arrival of a pulse start signal at the input 82 of the device, through which the trigger 54 is transferred to a single connection and the high level of the signal at its direct output enables the operation of the pulse generator 47.
Работа устройства состоит в приеме от источника запросов кода запро- са на распределение задани , занесении запроса по признаку в одну из очередей и последующей выдачи по признаку на один из процессоров многопроцессорной системы. Параллельно с оаспределением заданий; идет процесс уп- реадающего просмотра на заданную глубину очереди заданий на конкретный процессор системь. В процессе просмотThe operation of the device consists in receiving from the source requests for the task distribution code, entering the request by attribute into one of the queues, and then issuing by the indication to one of the processors of the multiprocessor system. In parallel with the assignment of tasks; There is a process of previewing to a given depth of the job queue for a specific processor system. In the process of viewing
дов разр дов регистра 3 поступают на одноименные входы элемента ШШ 37, К11тпрый анализирует признак посту- гшвшего запроса и совместно с зле- ментами НЕ 73, И 18-21, ИЛИ 38 и 39 вырабатывает услови дл перехода устройства по следующему синхроимпульсу к вьпюлнению, соответствующей операции.The bits of register bits 3 are received at the inputs of the same name of the SHSh 37 element, K11tpyry analyzes the sign of the request that was made and, together with the NE 73, AND 18-21, OR 38 and 39 elements, produces the conditions for switching the device to the next sync pulse. operations.
Если, например, поступает запрос с заданием,требутощим дл своего исполнени конкретный процессор, тогда единичные уровни сигналов на пр мом выходе Tpvirrepa 49 и выходе элемента ИЛИ 37 открывают дл синхроимпульса элементы И 19 и И 21 и coздaFoт услови дл перехода в единичное состо ние триггера 50, соответствующего операции формировани очереди заданий на конкретньв процессор системь. Синхроимпульс поступает также через элемен l-inH 38 на синхровход триггер 53 и провер ет наличие условий дл совмещени операций.If, for example, a request arrives with a task that requires a particular processor to execute, then the unit levels of the signals at the direct output of Tpvirrepa 49 and the output of the OR element 37 are opened for the sync pulse of the AND 19 and AND 21 elements and the creation of the Fot condition to go to a single trigger state 50 corresponding to a job queue operation for a particular processor system. The sync pulse also arrives through the l-inH 38 elements on the sync input trigger 53 and checks for the presence of conditions for combining operations.
По отрицательному фронту синхроимпульса триггер 50 переводитс в единичное состо ние и открывает элементы И 24, И-НЕ 69, а также разрешает подачу на входы -т. льтиплексора 58 через мультиплексор 56 адреса верхней границы очереди заданий на конкретный процессор системы, отслеживаемого с помощью счетчика i1, НуOn the negative front of the clock pulse, the trigger 50 is translated into a single state and opens the elements AND 24, AND-HE 69, and also allows the feed to the inputs -t. LUX 58 through the multiplexer 56 addresses the upper limit of the job queue on a specific processor system, monitored using the counter i1, Well
ра формируютс сигналы блокировки рас- левой сигнал на адресном входе ьгульпределени на выбранные процессоры, заданий из очереди заданий на любой процессор системы.Parallel signals are being generated at the address input for determining the selected processors, jobs from the job queue to any processor in the system.
Прием запроса состоит в фиксации в приемном регистре 3 кода запроса с последующим формированием условий дл протекани операции занесени запроса в очередь. Условием дл поступлени нового запроса в устройство вл етс Receiving the request consists in fixing the request code in the receiving register 3 with the subsequent creation of conditions for the operation of placing the request in the queue. The condition for a new request to the device is
типлексора 58 разрешает прохождение на ад;;есный вход блока 1 пам ти информации с входов. Единичный сигнал с пр мого выхода триггера 50 лосту- 40 пает также через элемент ИПИ-НЕ 71 на вход разрешени доступа блока 1 пам ти и создает услови дл модификации очереди. Синхроимпульс проходит через элемент И-НЕ 69 и формируналичие высокого уровн сигнала на вы-дз «т команду Запись, по которой вTiplexor 58 permits the passage to hell; the valid input of memory information block 1 from the inputs. The single signal from the direct output of the trigger 50 of the block 40 also goes through the element of the IPN-NE 71 to the access enable input of the memory 1 and creates conditions for modifying the queue. The sync pulse passes through the element AND-NOT 69 and the formation of a high signal level at a vz “t command Record, by which
ходе 35 устройства, означающего, что приемный регистр 3 свободен и есть место в очеред х запросов. Источник запросов через входы 36 устройства заносит в приег-шьй регистр 3 код запроса и выставл ет на вход 48 устройства единичный сигнал, который по отрицательному фронту синхроимпульса запоминаетс в триггере 49. Перевод в единичное состо ние триггера 49 вызывает по вление на выходе 35 нулевого сигнала, получив который, источник запросов снимает единичный сигнал с входа 48 устройства. Сигналы с выхолевой сигнал на адресном входе ьгультиплексора 58 разрешает прохождение на ад;;есный вход блока 1 пам ти информации с входов. Единичный сигнал с пр мого выхода триггера 50 лосту- пает также через элемент ИПИ-НЕ 71 на вход разрешени доступа блока 1 пам ти и создает услови дл модификации очереди. Синхроимпульс проходит через элемент И-НЕ 69 и формиру0course 35 of the device, meaning that the receiving register 3 is free and there is a place in the queue of requests. The request source, via device inputs 36, enters the request register 3 into the request code and places a single signal at the device input 48, which is stored on the negative edge of the clock in trigger 49. Switching to the one trigger condition 49 causes a zero signal at output 35 , receiving which, the source of requests removes a single signal from the input 48 of the device. The signals from the field signal at the address input of multiplexer 58 permit the passage to hell; the valid input of memory information block 1 from the inputs. The single signal from the direct output of the trigger 50 also stops through the IIS-NE element 71 to the access enable input of the memory unit 1 and creates conditions for modifying the queue. The sync pulse passes through the element AND-NOT 69 and forms
5five
блоке 1 пам ти запоминаетс содержимое регистра 3, а в счетчике 9 корректируетс заполнение очереди Следующий синхроимпульс проходит через элемент И 24 на счетный вход счетчика 11 и корректирует верхнюйз границу очереди. Этот сигнал через элемент ИЛИ 40 осуществл ет сброс триггера 49 и очистку приемного регистра 3. По следующему синхроикшульсу срабатываетс триггер 50 и анализируетс поступление новых запросов.block 1 of the memory stores the contents of register 3, and in counter 9 the filling of the queue is corrected. The next clock pulse passes through the AND 24 element to the counting input of the counter 11 and corrects the upper limit of the queue. This signal, through the OR 40 element, flushes trigger 49 and clears the receiving register 3. According to the following clock pulse, trigger 50 is triggered and new requests are analyzed.
Прием и занесение запроса -в очередь заданий на любой процессор сиетемы осуществл етс аналогично, с той лишь разницей, что в блоке 2 пам ти запоминаетс содержимое других разр дов регистра 3,The request is received and entered into the queue of tasks on any processor of the system in a similar way, with the only difference that in the memory block 2 the contents of other bits of the register 3 are stored,
По мере накоплени заданий в блок 1 пам ти в работу включаетс механизм упреждающего просмотра очереди . Суть которого заключаетс в том, что очередь просматриваетс на заданную глубину и формируютс сигналы блокировки распределени на процессоры , требуемые выбранным задани м , заданий из очереди заданий на любой процессор системы. Дл запуска операции просмотра необходимо выполнение следующих условий: глубина просмотра не достигнута (на сигнальном выходе счетчика 16 един}гчный сигнал ) ; текуща граница просг-ютра не достигла верхней границы очереди (нулевой сигнал на выходе схемы 59 сравнени ); текущее задание ожидает в регистре 8 освобождение требуемого процессора (нулевой сигнал на выходе элемента И 30).As tasks are accumulated in memory block 1, a pre-emptive queue mechanism is activated. The essence of which lies in the fact that the queue is scanned to a predetermined depth and the distribution blocking signals to the processors required by the selected jobs from the job queue to any processor of the system are generated. To start a viewing operation, the following conditions must be met: the viewing depth is not reached (there is a single signal at the signal output of counter 16}); the current border of the proj-yutr has not reached the upper limit of the queue (zero signal at the output of the comparison circuit 59); the current job is waiting in register 8 for the release of the required processor (zero signal at the output of the element 30).
В результате этого на выходе элемента И-ИЛИ 75 формируетс единттчньш сигнал, которьй поступает на информационный вход триггера 52 и по отрицательному фронту синхроимпульса переводит его в единичное состо ние (если на предыдущем такте новых згоданий не поступило или поступило задание на любой процессор системы), соответствующее состо нию выборки задани из очереди. На выходе элемента И 22 формируетс единичньп сигнал, которьп поступает на адресный вход мл,шьтиплек сора 58 и разрешает выдачу на адресный вход блока 1 пам ти текутдего адреса просмотра очереди, формируемого в счетчике 15. На выходе элемента ИЛИ-НЕ 71 формируетс нулевой сигнал, который поступает на вход разрешени доступа блока 1 пам ти и разрешает работу с очередью заданий. По следующему синхроимпульсу на выходе элемента И 26 формируетс единичньш сигнал , по которому запрос с выходов блока 1 пам ти заноситс в регистр 4 По следующему синхроимпульсу на выходе элемента И-ИЛИ 74 формируетс единичный сигнал, который поступает на счетный вход счетчика 15 и корректирует текущий адрес просмотра очереди , а также поступает через элемент ИЛИ 46 на управл ющей вход дешифра-As a result, a single signal is generated at the output of the AND-75 element, which enters the information input of the trigger 52 and converts it to a single state on the negative edge of the sync pulse (if the previous clock did not receive a job or received a task to any system processor), corresponding to the state of the sample job from the queue. At the output of the element And 22, a single signal is generated, which arrives at the address input of ml, pin 58 and permits the output to the address input of memory block 1 of the address of the queue view address generated in the counter 15. At the output of the element OR 71, a zero signal is generated, which is fed to the access enable input of memory 1 and allows operation with a job queue. The following clock pulse at the output of the AND 26 element produces a single signal, according to which a request from the outputs of memory block 1 is entered into the register 4 According to the following clock pulse, a single signal is generated at the output of the AND-OR 74 element, which enters the counting input of the counter 15 and corrects the current address view the queue, and also enters through the OR element 46 on the control input of the decoder-
тора 61. По этому сигналу на выходе дешифратора 62, соответствующем уни- TapHo fy коду номера процессора, требуемого данному заданию, формируетс единичный сигнал, который поступает на одноименный единичный вход разр да регистра 7 и устанавливает его в 1. Сигнал с инверсного выхода данO ного разр да поступает на вход одноименного элемента И 65 группы и блокирует тем самым участие данного процессора в распределении за-даний из очереди задан1ш на любой процес5 сор системы. Сигнал с выхода элемента И-ИЛИ 74 поступает также на вычи- таюпнй вход счетчика I6 и корректирует достигнутую глубину просмотра очереди . По следующему синхроимпульсуtorus 61. This signal at the output of the decoder 62, corresponding to the uni TapHo fy code of the processor number required by this task, generates a single signal that goes to the same unit input of register bit 7 and sets it to 1. The signal from the inverse output of this the bit enters the input of the element of the same name of group 65 and thereby blocks the participation of this processor in the distribution of tasks from the queue specified in any process of the system. The signal from the output of the element AND-OR 74 is also fed to the subtracted input of counter I6 and corrects the achieved depth of the queue view. According to the next clock pulse
0 на выходе элемента И 34 фор№1руетс единичньм сигнал, который поступает на вход сброса регистра 4 и очищает его, после чего в устройстве формируютс услови дл выполнени следую5 щей onepamiH.0 at the output of the element 34 is formed by a single signal, which is fed to the reset input of register 4 and clears it, after which conditions are formed in the device for performing the next onepamiH.
Дл запуска операции выдачи зада- 1ГИЯ из очереди необходимо выполнение следующих условий: очередь не пуста (едциичць сигнал на втором сигналь0 ном выходе счетчик 9 (0)); свободен регистр выдачи задани (нулевой сигнал на выходе элемента ИЛИ 45 (42)).To start the operation of issuing a task from the queue, the following conditions must be met: the queue is not empty (the signal on the second signal output is counter 9 (0)); the register of issue of the task is free (zero signal at the output of the element OR 45 (42)).
При этом, выдача задани из очере ди задани на любой процессор завершаетс за один такт, а дл выдачи задани из очереди заданий на конкретный процессор требуетс два такта работы устройства.In this case, the issuance of a task from the echee of a task to any processor is completed in one cycle, and to issue a task from the queue of tasks to a specific processor, two cycles of operation are required.
0 На первом такте осуществл етс выборка задани в регистр 4, а на втором такте содержимое регистра 4 перезаписываетс в регистр 8. При выполнении указанных условий на выхо5 де элемента И-ИЛИ 75 (И 31) формируетс единичный сигнал, которьй поступает на информациошцд вход триггера 52 (53) и по отрицательному фронту синхроимпульса переводит его0 In the first cycle, the job is sampled in register 4, and in the second clock cycle, the contents of register 4 are overwritten in register 8. If the specified conditions are met, an single signal is generated at the output of the AND-OR element 75 (AND 31), which arrives at the trigger input 52 (53) and on the negative front of the sync pulse translates it
0 в единичное состо ние (если на предыдущем такте в устройство не поступило новых запросов). Нулевые сигналы на адресных входах ьгульти- плексоров 58 (57) и 56 разрешают по5 дачу на адресный вход блока 1 (2) пам ти адреса нижней границы очереди , формируемой в счетчике 13 (14). На выходе элемента ИЛИ-НЕ 71 (72)0 in one state (if at the previous clock cycle the device did not receive new requests). Zero signals at the address inputs of multiplexers 58 (57) and 56 permit transmission to the address input of block 1 (2) of the memory of the lower queue boundary address generated in counter 13 (14). At the output of the element OR NOT 71 (72)
формируетс нулевой сигнал, которьш поступает на вход разрешени доступа блока 1 (2) пам ти и разрешает работу с очередью заданий. По следующему синхроимпульсу на выходе элемента И 26 (27) формируетс сигнал, по которому запрос с выходов блока 1 (2) пам ти заноситс в регистр 4 (5). Кроме того, дл очереди заданий на любой процессор системы этот сигнал корректирует заполнение очереди. По следующему синхроимпульсу на выходе элемента И 28 (29) формируетс единичный сигнал, который корректирует адрес границы очереди в счетчике 13 (14). По следующему синхроимпульсу триггер 52 (53) сбрасываетс в исходное нулевое состо ние. Дл очереди заданий на любой процессор операци выдачи задани из очереди на этом завершаетс и задание в регистре 3 ожидает распределени ему свободного процессора. Дл очереди заданий ча конкретный процессор на следующем такте осуществл етс второй этап операции выдачи задани , услови ми дл которого вл ютс наличие задани Б регистре 4 (единичиьй сигнал па иы- ходе элемента Ш1И А1); регистр 8 г.во боден (нулевой сигнал на выходе мента ИЛИ 45).a zero signal is generated, which enters the access enable input of the memory block 1 (2) and enables operation with the job queue. According to the following clock pulse, at the output of AND 26 (27), a signal is generated, according to which a request from the outputs of block 1 (2) of the memory is entered into register 4 (5). In addition, for a job queue on any processor of the system, this signal corrects the filling of the queue. According to the following clock pulse, a single signal is generated at the output of AND 28 (29), which corrects the address of the queue boundary in the counter 13 (14). By the following clock pulse, trigger 52 (53) is reset to the initial zero state. For a job queue on any processor, the task queuing operation is completed on this and the job in register 3 is waiting for the free processor to be allocated to it. For the job queue, the specific processor in the next clock cycle performs the second stage of the task issuing operation, the conditions for which are the presence of the job B register 4 (a single signal on the course of the element Ш1И А1); Register 8 in boden (zero signal at the output of the ment OR 45).
В результате этого на выходе элемента И 30 формируетс единичньй сигнал , который поступает на информаи,и- онный вход триггера 55 и по отрицательному фронту синхроимпульса переводит его в единичное состо ние (если на предыдущем такте не поступил новый запрос или поступил запрос с заданием на любой процессор). По следующему синхроимпульсу на выходе элемента И 23 формируетс единичный сигнал , который поступает на синхровход регистра 8 и заносит в него информа- ЦИК) с выхода регистра 4, Этот сигнал поступает также на счетный вход счетчика 16 и вычитающий вход счетчика 9, корректиру тем самым глубину просмотра очереди и ее заполнение. Занесение в регистр 8 вызывает по вление единичного сигнала.на выходе элемента ИЛИ 45, который поступает на вход элемента И 34 и отпирает«его По следующему синхроимпульсу на выхо де элемента И 34 формируетс единичный сигнал, который поступает на вхо сброса регистра 4 и очищает его, после чего в устройстве формируютс усAs a result, at the output of the element 30, a single signal is generated, which is fed to the information, the trigger input 55 and on the negative front of the clock translates it into a single state (if a new request was not received at the previous clock cycle or a request was sent to any CPU). The following clock pulse at the output of the element And 23 forms a single signal, which is fed to the synchronous input of register 8 and records the CEC information from it) from the output of register 4. This signal also goes to the counting input of the counter 16 and the subtracting input of the counter 9, thereby correcting the depth view the queue and its filling. The entry in the register 8 causes the appearance of a single signal. At the output of the element OR 45, which enters the input of the element AND 34 and unlocks it. The following sync pulse at the output of the element And 34 forms a single signal, which arrives at the input of the reset of the register 4 and clears it after which the device is formed
лови дли ныполнени следующей операции .Catch the length of the next operation.
запуска операции распределени задани; на процессоры необходимо выполнение следующих условий: задание занесено в регистр выдачи 8 (5) (единичньй сигнал на выходе элемента ИЛИ 45 (42)); требуемый процессор свободен (единичный сигнал на выходе соответствующего элемента И 63). running a task distribution operation; The following conditions must be met for the processors: the task is registered in the issue register 8 (5) (a single signal at the output of the element OR 45 (42)); the required processor is free (a single signal at the output of the corresponding element And 63).
В результате этого формируетс единичный сигнал на вь ходе элемента ИЛИ 49 (50). При этом единичный сигнал н выходе соответствующего элемента И 63 (67) группы pa3peii aei выдачу на требуемый процессор через од}Юименный коммутатор /6 группы кода номера задани с выхода регистра 8 (5), По синхроимпульсу на выходе соответствующего элемента И 64 (66) группы формируетс едШ1ичньш сигнал., который через одноименный элемент ИШ1 79 группы проходит на сигнальный выход ВО и стробирует прием процессором кода номера задани с выхода 81 группы. Устройство допускает выдачу на одном такте заданий: из обеих очередей, однако выдача задани и т очереди заданий на конкретньм процессор осуществл етс задержанным (на элементе задержки 86) синхро1 мнульсом с целью устранить возможные колебани уровней сигнал 5в на выходе узла приоритета, вызванные сСросом разр да регистра 7. После выдачи задани на процессор регистр 8 (5) очищаетс задержанным на элементе 84 (85) сигналом с выхода элемента И 32 (33), после чего Е устройстве формируютс услови дл перехода к выполнению следующей операции.As a result, a single signal is generated at the pin of the element OR 49 (50). At the same time, a single signal on the output of the corresponding element AND 63 (67) of the pa3peii aei group is output to the required processor via one} Name switch / 6 groups of the code of the job number from the register 8 (5) output, According to the sync pulse at the output of the corresponding element 64 A group of a single signal is generated. This signal passes through the group IH1 79 of the same name to the signal output of the VO and gates the processor to receive the job number code from the output of group 81. The device allows the issuance of tasks on one clock cycle: from both queues, however, a task and a queue of tasks are sent to a specific processor by a delayed (on delay element 86) synchro loop to eliminate possible signal level fluctuations 5c at the output of the priority node caused by the discharge rate register 7. After issuing a task to the processor, register 8 (5) is cleared by the signal from the output of element 32 (33) which is delayed on element 84 (85), after which the E device is formed to proceed to the next operation.
В работе устройства соблюдаетс следующа приоритетность операций: операци приема запроса и постановки его в очередь; операци выборки запроса из очереди и передача его на распределение; операци упреждающего просмотра очереди заданий на кан-- кретный процессор системы.The operation of the device observes the following priority of operations: the operation of receiving a request and placing it in a queue; the operation of fetching a request from a queue and transmitting it for distribution; the operation of anticipating the queue of tasks on a conventional processor system.
Однако организаци очередей позвол ет совмещать в пределах одного такта такие операции, как, например, занесение запроса в очередь заданий на любой процессор cиcтe a)I и упреждающий просмотр очереди заданий па конкретный процессор системы или занесение запроса в очередь, заданий на конкретньй процессор cиcтe ы иHowever, queuing allows you to combine within one clock cycle such operations as, for example, placing a request in a job queue on any processor of the system a) I and proactively viewing the queue of tasks on a specific processor of the system or placing the request in a queue of tasks on a specific processor of the system and
выдачу текущего заланн из этой очереди , ожидавшего в регистре 8 освобождени требуемого процессора.issuing the current zalann from this queue, waiting in register 8 release of the required processor.
В дальнейшем устройство работает аналогично описанному.In the future, the device operates as described.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884387602A SU1524050A1 (en) | 1988-03-02 | 1988-03-02 | Device for distributing tasks among processors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884387602A SU1524050A1 (en) | 1988-03-02 | 1988-03-02 | Device for distributing tasks among processors |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1524050A1 true SU1524050A1 (en) | 1989-11-23 |
Family
ID=21359348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884387602A SU1524050A1 (en) | 1988-03-02 | 1988-03-02 | Device for distributing tasks among processors |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1524050A1 (en) |
-
1988
- 1988-03-02 SU SU884387602A patent/SU1524050A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1290320, кл. G 06 F 9/46, 1985, Авторское свидетельство СССР № 1285474, кл, G 06 F 9/46, 985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5251306A (en) | Apparatus for controlling execution of a program in a computing device | |
CA1321029C (en) | Computer look-ahead instruction issue control | |
US6026451A (en) | System for controlling a dispatch of requested data packets by generating size signals for buffer space availability and preventing a dispatch prior to a data request granted signal asserted | |
EP0327203A2 (en) | NxM arbitrating non-blocking high bandwidth switch | |
US5636364A (en) | Method for enabling concurrent misses in a cache memory | |
SU1524050A1 (en) | Device for distributing tasks among processors | |
SU1476466A1 (en) | Device for assigning tasks to processors | |
SU1688248A1 (en) | Request processing device | |
JPH03188530A (en) | Program prefetching device | |
SU1462315A1 (en) | Arrangement for distributing tasks among processors | |
SU1539776A1 (en) | Microprogram control device | |
JP2006221664A (en) | Risc microprocessor priority vector interrupt system | |
SU1282124A1 (en) | Device for processing interruptions | |
RU2023291C1 (en) | Device for distribution of jobs in terminal network | |
SU1474646A1 (en) | Device for routing tasks to processors | |
SU1495793A1 (en) | Dynamic priority unit | |
SU1341636A1 (en) | Program interruption device | |
SU1067503A1 (en) | Device for control of program interrupts | |
SU1242948A1 (en) | Device or controlling interruptions | |
SU805313A1 (en) | Priority device | |
SU1749896A2 (en) | Multichannel priority device for interfacing common bus | |
SU907551A1 (en) | Multi-microprocessor system | |
SU1126961A2 (en) | Priority device | |
SU1083192A1 (en) | Variable priority device | |
SU1711163A1 (en) | Calls priority queuing system |