SU1522155A1 - Многокоординатное устройство дл управлени - Google Patents

Abstract

Изобретение относитс  к технике управлени  и регулировани  и может быть использовано в системах числового программного управлени  дл  управлени  исполнительными органами станков. Цель изобретени  - упрощение устройства. Многокоординатное устройство управлени  содержит датчики перемещений, блок данных, регистр номера координаты, коммутатор аналогового напр жени , цифроаналоговый преобразователь, блок синхронизации, блок св зи, содержащий каналы св зи по числу управл емых координат, блоки вычислени  перемещени , интерфейсный блок. Организаци  св зей между блоками выполнена таким образом, что устройство приобретает новые технические свойства, выражающиес  в повышении точности и скорости слежени  за перемещени ми подвижных органов станка, упрощении устройства, так как все преобразовани  сигналов датчиков перемещений в устройстве осуществл ютс  в виде цифровых кодов. 3 з.п. ф-лы, 22 ил.

Description

Изобретение относитс  к технике управлени  и регулировани  и может быть использовано в системах числового программного управлени  дл  управлени  исполнительными органами станков.

Цель изобретени  - упрощение многокоординатного устройства дл  управлени , повышение точности и скорости управлени  перемещени ми исполнительными органами станка.

На фиг. 1 приведена блок-схема многокоординатного устройства дл  управлени ; на фиг. 2 - схема блока синхронизации; на фиг. 3 - схема делител  частоты блока синхронизации , пример исполнени ; на фиг. 4 временные диаграммы работы блока синхронизации; на фиг. 5 - схема блока формировани  адреса; на фиг.6- временные диаграммы и форма сигналов на выходе датчика перемещений; на фиг. 7 - схема блока св зи; на фиг. 8 - блок-схема первого блока вычислени  перемещений; на фиг. 9 - временные диаграммы преобразовани  кодов сигналов датчика в код двоичного числа первым блоком вычислени  перемещений; на фиг. 10 - временные диаграммы работы блока задани ; на .фиг. 11 - блок-схема второго блока вычислени  перемещений; на фиг.12 - временные диаграммы работы второго вычислител  перемещений; на фиг.13 У

(С

ел сд

временные диаграммы ввода информации из блока данных в буферный регистр; на фиг. 14 - блок-схема интерфейса св зи устройства;. на фиг. 15 - блок- схема схемы формировани  ответных сигналов синхронизации (СИП); на фиг. 16 - временные диаграммы ввода данных; на фиг. 17 - блок-схема блока оперативного управлени ; на фиг. 18 - временные диаграммы вывода данных о значении величин коэффициентов интегрировани  и начального управл ющего воздействи  в блок оперативного управлени ; на фиг. 19 - временные диаграммы работы блока оперативного управлени  в режиме интерпол ции; на фиг. 20 - временные. диаграммы работы блока оперативного .управлени  в режиме слежени  за счет внутренней отрицательной св зи по положению от датчиков за врем  между циклами интерпол ции управл ющего воздействи ; на фиг. 21 - схема блока аналоговой пам ти,пример испол- нени ; на фиг. 22 - схема вычитающего элемента, пример исполнени .

Устройство содержит блок 1 син- хронизадаи, формирователь 2 адреса, датчик 3 перемещений, блок 4 св зи, первый 5 и второй 6 блоки вычислени  перемещений, интерфейсный блок 7, блок 8 оперативной пам ти, блок 9 данных, цифроаналоговьй преобразо- ватель 10, коммутатор It аналогового

напр жени j регистр 12 номера коор динат и выходные усилители 13.1-13.п Блок 1 синхронизации (фиг. 2) об- раззпот задающий генератор 14, делитель 15 частоты, элемент И 16, элементы НЕ 17 и 18. Делитель частоты (на 3) состоит из двоичного счетчика 19 и элемента И 20.

Формирователь 2 адреса (фиг. 5) содержит первый 21 и второй 22 дво- ичные счетчики и депифратор 23. Блок 4 св зи (фиг. 7) состоит из дешифратора 24 адреса, и в каждом канале св зи из первого 25 и второго 26 регистров, элементов 27 и 28 сравнени , элемента ИЛИ-НЕ 29 и элементов И 30-32. Блок 5 (фиг. 8) содержит регистр 33 данных, регистр 34 адреса, элемент 35 сравнени , элемент 3(5 оперативной пам ти, вычита- ющий элемент 37, преобразователь 38 кодов, второй сумматор 39, буферньй регистр 40, элементы НЕ 41 и 42. Блок 6 включает (фиг. 11) элемент

Q j т 2о о 25

, Q 9 о ,

п. - 35

40

45 jo 4 гс

43 оперативной пам ти, сумматор 44, буферный регистр 45, регистр 46 данньк, элемент ШШ 47 и передатчик 48 данных. Интерфейсный блок 7 (фиг. 14) образуют приемник 49 данных , первый 50 и второй 51 регистры, селектор 52 адреса, дешифратор 53 адреса, D-триггер 54, элементы И 55- 57, элемент ИЛИ 58 и блок 59 формировани  ответных сигналов, который состоит из (фиг. 15) первого 60, второго 61 и третьего 62 .D-тригге- ров, элементов И 63 и 64 и элементов НЕ 65 и 66.

Блок оперативного управлени  (фиг. 17) содержит элементы И 67-69, первый 70 и второй 71 регистры адреса , регистр 72 след щих координат, регистр 73 адреса интерпол ции, первый 74,и второй 75 арифметические элементы (АЛУ), первый 76 и второй 77 регистры данных, элементы 78-80 оперативной пам ти (ОЗУ), регистр 81 данных управлени  приводом, счетчик 82 импульсов, дешифратор 83, элементы НЕ 84-87, элементы ИЛИ 88-89 и элементы И 90-92.

Блок аналоговой пам ти содержит операхщонные усилители 93 и 94, резисторы 95-100 и емкость 101.

На фиг. 22 приведен пример исполнени  вычитающего элемента, который содержит сумматор 102, первьй 103 и второй 104 элементы НЕ.

Устройство работает следующим образом.

Блок 9 при включении питани  многоканального устройства анализирует уровни напр жени  на своих входах контрол  питани . Если напр жение питани  устройства в норме, то с выхода Сброс по шине Сброс распростран етс  сигнал высокого логического уровн . По этому сигналу в исходное состо ние, при котором на информационных выходах - низкие логические уровни сигналов, устанавливаютс  счетчики 21, 22, 82, регистры 12, 25, 26, 33, 34, 40, 45, 46, 50, 51, 71, 72, 73, 6, 77 и 81 и D-триггеры 60 и 61.

После этого блок 9 производит запись нулевых логических уровней сигналов в  чейки элементов 43, 78, 79 и 80 оперативной пам ти следующим образом.

На выходе блока 59 формировани  ответных сигналов в исходном состо НИИ сигнал Разр. Прд высокого логического уровн , потому что на вхо дах элемента И-НЕ 64 - низкие логические уровни сигналов. Приемник 49 при наличии высокого логического уровн  сигнала на входе (С) разрешени  принимает двоичный многораз- р дный код адреса, выставленного блоком 9. После установки адреса блок 9 выставл ет сигнал синхронизации адреса (СИЛ) на свою шину СИА. Высокий логический уровень сигнала СИА свидетельствует о том, что адрес блока 9 данных выставлен на выходах приема (передачи адреса) данных . По положительному фронту сигнала СИА младшие разр ды (например, Ор..,3р) с информационных выходов приемника 49 запомн тс  регистром 50. Одновременно селектор 52 по комбинации высоких и низких логических уровней сигналов старших разр дов (например, 6р... 15р) с вторых информационных выходов приемника 49 определ ет соответствие принадлежности адреса полю адресов многоканального устройства управлени . Если адрес принадлежит этому полю, то на выходе Ац селектора 52 адреса по вл етс  высокий логический уровень сигнала и одновременно разрешаетс  прохозкдение транзитом дополнительных разр дов адреса (например, 4р и 5р)с пераого выхода на соответствующие выходы АО, Af4., селектора 52. По положительному фронту сигнала СИА логические уровни сигналов с информационных выходов селектора 52 будут записаны в регистр 51. При наличии высокого логического уровн  сигнала на информационном выходе А регистра 51, а следовательно,высоких Зфовней сигналов на входах разрешени  дешифратора 53 адреса по вл етс  высокий логический уровень сигнала , затем блок 9 выставл ет сигнал Ввод с высоким логическим уровнем сигнала и убирает двоичный код адреса со своих информационных выходов, так как он уже расшифрован селектором 52 адреса и его логические уровни сигналов уже наход тс  в регистрах 50 и 51. Таким образом освобождаютс  выходы приема (передачи адреса) данных блока 9 дл  приема данных от передатчика 48. Наличие высокого логического сигнала на первом входе разрешени 

Ввод

0

дешифратора 53 адреса позвол ет дешифратору 53 расшифровать дополнительные разр ды АО, АМ-( , прин тые регистром 51 (например, 4р и 5р). При условии, что сигналы Ад, А , низкого логического уровн , на выходе дешифратора 53 по вл етс  сигнал высокого логического уровн , что свидетельствует о принадлежности выставленного блоком 9 адреса полю адресов элемента 43 оперативной па- п ти.

Высокий логический уровень сигна5 ла на вьЬсоде элемента И 63, возник- ший в результате поступлени  на его входы высоких логических уровней сигналов, инвертируетс  элементом НЕ 65, поступает на D-вход D-триг0 гера 60. D-триггеры 60 и 61 наход тс  к этому моменту в исходном состо нии , при котором на их выходах - нулевые логические уровни сигналов. По положительному фронту импульса

5 с выхода элемента ИЛИ 58, возникшего в результате установки сигнала Ввод, D-триггер 60 запоминает сос- . то ние нулевого логического уровн  сигнала, присутствующего на его

Q D-входе. В результате на инверсном выходе D-триггера 60 устанавливаетс  высокий логический уровень сигнала. По положительному фронту импульса частоты F 2 на информационном выходе D-триггера 61 возникает также высокий логический уровень сигнала, по которому D-триггер 60 через S-вкод устанавливает на своем инверсном выходе нулевой логический уровень сигнала (фиг. б). По следуилцему положительному фронту импульса частоты F 2 на выходе D-триггера устанавливаетс  низкий логический уровень сигнала. В результате на выходе D-триггера 61 формируетс «импульс, по которому на выходе элемента И 55 устанавливаетс  высокий логический уровень сигнала. Одновременно высокий логический уровень сигнала присутствует на D-входе D-триггера 54.

По положительному фронту импульса частоты F 5 на (пр мом) первом выходе D-триггера 54 устанавливаетс  высокий логический уровень сиг- 5 нала Разр. ввода, а на втором (инверсном) выходе - сигнал низкого логического уровн  Разр. изм. Высокий логический уровень сигнала Разр. ввода на выходе выборки

5

0

5

0

71

.-(V) регистра 50 разрешает выдачу двоичного кода числа, обозначающего адрес  чейки элемента оперативной пам ти, относ щейс  к одному из каналов управлени  многоканального устройства управлени  (например, первого канала).Количество разр дов одного двоичного слова, относ щегос  к одному адресу элемента 43 оперативной пам ти, равно не менее 8, что соответствует одному байту передавае мой информации, С информационных выходов элемента 43 оперативной пам ти данные поступают через буферный регистр 45, передатчик 48 по каналу св зи к входам передачи (приема данных) адреса (АД) блока 9 данных . Благодар  различным логическим уровн м сигналов Разр. ввода и (Разр. изм с выходов D-триггера 54 обеспечиваетс  поочередна  работа регистра 34 адреса и регистра 50 на входы адреса элемента 43 оперативной пам ти. Таким образом, блок 9 посредством регистра 50 извлекает из указанной  чейки элемента 43 оперативной пам ти необходимые дл  реали- saipm алгоритма работы устройства данные. Данные на выходе элемента 43 оперативной пам ти - посто нные с момента вьщачи адреса по отрицательному фронту частоты F 2 до отрицательного фронта частоты F 4. Сигнал частоты F 5 имеет высокий логический уровень. Сигнал Разр. ввода с выхода D-триггера 54 также имеет высокий логический уровень. В результате на выходе элемента И 63 по вл етс  сигнал Запись регистра (Зап. Рг). По положительному фронту сигнала Зап. Рг данные с информационных выходов элемента 43 оперативной пам ти занос тс  в буферньй регистр 45. Одновременно сигнал Разр. ввода через элемент ИЛИ 47 по входу R устанавливает и удерживает на информационных выходах регистра 46 низкие логические уровни сигналов. Как только на входе W управлени  элемента 43 оперативной пам ти установитс  высокий логический уровень сигнала частоты F 2, нулевые логические уровни сигналов с выходов регистра 46 данных записываютс  в  чейку элемента 43 оперативной пам ти вместо ранее находившейс  информации. Таким образом, блок 9 данных,вьтол- н   первоначальное считывание, очища

0

5

0

5

155

0

5

0

5

0

5

8

ет многоразр дную  чейку элемента 43 оперативной пам ти, в которой накапливаютс  при вычислении перемещений данные по одному из каналов управлени . Наличие высокого логического сигнала Ввод, а следовательно , высокого логического уровн  сигнала на выходе элемента ИЛИ 58 позвол ет через элемент НЕ 66 разблокировать D-триггер 62 по S-входу, из-за которого постепенно на его инверсном выходе удерживалс  сигнал нулевого логического уровн . Таким образом, по положительному фронту сигнала ОУ (фиг. Т6) с выхода D-триггера 61 в D-триггер 62 записьюаетс  нулевой логический уровень сигнала с D-входа. В результате на инверсном выходе D-триггера 62 устанавливаетс  высокий логический уровень ответного сигнала синхронизации (СИП), сигнализирукиций блоку 9 данных о том, что информаци  на выходах передатчика стабильна. Наличие сигналов Разр. ввода и СИП на входах элемента И 64 вызывает по вление сигнала Разр. Прд низкого логического уровн , по которому данные измерител  с буферного 45 регистра через передатчик 48 передаютс  на входы приема-передачи данных-адреса блока 9 данных и принимаютс  блоком 9 данных. Прин в сигнал СИП, блок 9 данных снимает высокие логические уровни сигналов со своих выходов Ввод и СИЛ и заканчивает обмен по данному адресу с одним из каналов измерител , (например/первым). Так как сигналы СИА и Ввод стали низкого логического уровн , то дешифратор 53 прекращает выдачу сигнала высокого логического уровн  со своего информационного выхода. На выходе элемента И 55 также устанавливаетс  низкий логический уровень сигнала из-за отсутстви  высокого логического сигнала ОУ на входе, который по положительному фронту импульса частоты F 5 запоминаетс  D-триггером 54 (фиг, 13). В результате сигнал Раэр. ввода становитс  низкого логического уровн , а сигнал Разр. изм - высокого логического уровн  и запрещаетс  вьщача регистру 50 двоичного кода (АрО... ...ApN) на адресные входы элементов 36 и 43 оперативной пам ти, но разрешаетс  выдача двоичного кода

у1

ApO...ApN на указанные элементы 36 и 43 оперативной пам ти регистру 34 адреса. Кроме того,по сигналу высокого логического уровн  Разр. изм разрешаетс  выдача импульсов частоты F 3 и F 4. Из-за отсутстви  высокого логического сигнала Ввод от блока 9 данных D-триггер 62 по S-входу на своем инверсном выходе устанавливает сигнал низкого логического уровн  благодар  наличию логической единицы на выходе элемента НЕ 66. Поэтому снимаетс  высокий логический уровень сигнала СИП. Так как логический уровень сигнала Разр.ввода стал низким, то снимаетс  с выхода элемента И 63 высокий уровень сигнала Зап. Рг. Из-за высокого логического уровн  сигнала Разр. Прд передатчик 48 прекращает вьщачу данных в канал. На этом обмен блока 9 по вводу данных с  чеек элемента 43 оперативной пам ти по адресу первого канала за- канчиваетс . Блок 9 данных 1выставл - ет адрес дл  приема данных с  чейки элемента 43 оперативной пам ти, соответствующих второму каналу измерител . Дп  этого блок 9 данньк в младших разр дах адреса (0р... Зр) передаваемого 16-разр дным двоичным кодом, вместо двоичного кода нул  O/i (0000) вьщает двоичный код ig (0001), что соответствует адресу второго канала. Потом снова выставл ет сигналы СНА, Ввод, принимает сигнал СИП и параллельно данные из многоразр дной  чейки второго канала. В элементе 43 оперативной пам ти теперь записаны логичес-

кие уровни с выходов регистра 46 по адресу второго канала. Этот процесс - Ввод данных - блок 9 данных повтор ет по адресам  чеек всех каналов управлени , реализованных в многоканальном устройстве, до тех пор пока не будут занесены нулевые логические уровни сигналов во все  чейки элемента 43 оперативной пам ти . После этого блок 9 данных в свой внутренний оперативный регистр процессора записьшает нулевые логические уровни сигналов, куда были прин ты данные последнего канала многоканального устройства с  чеек эле- мента 43 оперативной пам ти, и заканчивает процесс установки  чеек элемента 43 оперативной пам ти в исходное состо ние.

510

Блок 9 данных по этой же подпрограмме начальной установки продолжает установку в исходное состо ние, при котором во всех  чейках осуществлена запись нулевых логических уровней сигналов элементов 78-80 оперативной пам ти (фиг. 17) блока 8 оперативного управлени . Дл  этого блок 9 выставл ет на информационные входы приемника 49 многоразр дный двоичный код адреса (например, 16-разр дный ). Так как сигналы Разр. Прд высокого логического уровн , как и в случае Ввод данных, то приемник 49 принимает многоразр дный двоичный код адреса со своих входов и транслирует младшие разр ды (например , 0р...Зр) к информационным входам регистра 50, сигналы дополнительных разр дов (например, 4р и 5р)- к первым информационным входам селектора 52 адреса и сигналы старших разр дов (например 6р... 15р) - к вторым информационным входам селектора 52 адреса. После установки адреса блок 9 данных выставл ет сигнал синхронизации адреса СНА. Высокий логический уровень сигнала СИА свидетельствует о том, что адрес блоком 9 данных выставлен в канал св зи. По положительному фронту сигнала СИА младшие разр ды (Ор...3р) с информационных выходов приемника 49 запоминаютс  регистром 50, а также ; регистром 71.

Селектор 52 аналогично описанной операции ввода данных от третьего вычислител  6 расшифровывает старшие разр ды адреса (6р... 15р) и выставл ет на выходе А высокий , огический уровень сигнала,по которому через селектор 52разрешаетс  проождение дополнительных разр дов (4р, 5р) соответственно на выходы Ад, А.ц, . Регистр 51 по положительному фронту сигнала СИА, передаваемому блоком 9 параллельно двоичному коду адреса, запоминает состо ни  логических уровней информационных входов. Дл  оступа блока 9 к  чейкам элемента 78 оперативной пам ти в такте вьщачи адреса (А5 по фиг. 13) 4-й и 5-й разр ды должны быть установлены в 1. Указанные разр ды по сигналу СИА от блока 9 данных записьшаютс  в регастр 70. В результате на первом и втором выходах регистра 70 адреса присутствуют высокие логичес-,

кие уровни сигналов, свидетельству- кицие о том, что адресное поле младших разр дов адреса (Ор.,. Зр) относитс  к элементу 78 оперативной пам ти. Высокий логический уровень сигнала на выходе А регистра 51 разрешает по вление высокого логического уровн  сигнала на выходе элемента И 56. После вьщачи сигнала СИЛ блок 9 снимает многоразр дный двоичный код адреса со своих выходов адреса-данных, который теперь уже запомнен регистром 51 и регистром 70 а самые младшие разр ды (Ор... Зр) - регистром 71, регистр 50 сигналом Вьшод по входу V установлен в , третье состо ние. Блок 9 выставл ет высокий логический уровень сигнала Вывод, по которому элементом ИЛИ 58, элементом НЕ 65, D-триггера- ми 60 и 61 вырабатьтаетс  (как и в случае описанного процесса ввода данных измерител ) сигнал ОУ (фиг. 18) (опрос .устройства) высокого логичес- кого уровн , а также элементом НЕ 66 и П-триггером 62 вырабатываетс  высокий логический уровень ответного СИП. Сигнал СИП, поступающий на вход приема ответного сигнала блока 9 данных, указьшает теперь блоку 9 данных на готовность блока 8 оперативного управлени  прин ть данные в элемент 78 оперативной пам ти. Наличие высоких логических сигналов на входах элемента И 90 вызывает по вление на его выходе сигнала вы- сокого логического уровн . По этому сигналу выходы регистра 71 адреса (фиг. 18) подключаютс  к адресным входам элементов 78-80 оперативной пам ти. По двоичному коду адреса с выхода регистра 71 выбираютс  соответствующие  чейки элементов 78-80. Блок 9 данных к этому моменту выставл ет по шинам, ранее передавшим адрес, нулевые логические уровни данных, которые запоминаютс   чейками элемента 78 оперативной пам ти, так как только на входе записи этого элемента присутствует высокий логический уровень сигнала с выхода элемента И 68 (фиг. 17), что было определено наличием единиц в дополнительных разр дах адреса (4 р, 5р), а следовательно, на пер- вом и втором информационных выходах регистра 70. Прием низких логических уровней сигналов данных и запись их в  чейки элементов 78 опера

Q 5 0 5 0

0

5

0

5

тивной пам ти соответствуют очищению (исходному состо нию) информации в  чейках указанным двоичным кодом адреса с выхода регистра 71 (например, по адресу первого канала управлени ). После передачи данных блок 9 данных снимает сигналы Вывод , СИЛ со своих выходов. На выходах элемента И 57 и элемента ШШ 58 устанавливаютс  низкие логические уровни сигналов. В результате через элемент НЕ 66 на инверсном выходе D-триггера 62 по S-входу устанавливаетс  логический уровень сигнала, что соответствует сн тию сигнала СШ1. Низким логаческим уровнем сигнала ОУ устанавливаетс  логический уровень сигнала на выходе элемента И 90, который по входу выборки выходов (V) запрещает вьщачу двоичного кода адреса с информационных выходов регистра 71 переводом их в третье состо ние, при котором их выходное сопротивление велико. На этом uftKn вывода данных в элемент 78 оперативной пам ти по адресу одного из каналов многоканального устройства (например, первого) блок 9 заканчивает и вновь выставл ет адрес, соответствующий элементу 78 оперативной пам ти следующего (второго) канала управлени . После этого блок 9 повтор ет установку высоких логических уровней сигналов СИА, Вывод , далее ожидает, как и в предыдущем цикле, высокого логического сигнала СИП и в итоге вьщает низкие логические уровни сигналов данных, которые запоминаютс   чейками, соот- ветствукщими в элементе 78 оперативной пам ти адресу последующего (второго ) канала управлени . Далее блок 9 повтор ет цикл нулевых логических уровней данных по адресам  чеек элемента 78 оперативной пам ти последующих каналов, пока все  чейки элемента 78 оперативной пам ти не окажутс  заполненньми низкими логическими уровн ми сигналов, что соответствует установке элемента 78 оперативной пам ти в исходное состо ние. 1

Блок 9 данных переходит к вьгаоду

нулевых логических уровней данных в элементы 79 и 80 оперативной пам ти. Процесс вывода данных полностью совпадает с описанным дл  элемента 78 оперативной пам ти и отличаетс  только адресом, а точнее, наличием

13

нулевого логического сигнала в млад шем дополнительном разр де (4р) при высоком логическом уровне сигнала в старшем (5р) дополнительном разр де . В результате по такой комбинации логических сигналов дешифратор 58 адреса на своем выходе не вьщает высокий логический уровень сигнала. Но эти логические уровни сигналов по сигналу СИЛ от блока 9 данных записываютс  в регистр 70 адреса. В результате на первом информационном выходе регистра 70 адреса устанавливаетс  низкий логический уровень сигнала, а на втором информационном выходе - высокий логический уровень сигнала. В результате благодар  элементу НЕ 85 разрешаетс  прохождение сигнала высокого логического уровн  с выхода элемента И 67 через элемент И 69 вместо элемента И 68. Поэтому через элемент ИЛИ 89 высокий логический уровень сигнала на входах W элементов 79 и 80 разрешает запись данных с информационных выходов элементов 79 и 80 в  чейки, указьшаемые тем же вторым регистром 71 адреса, хран щим двоичный код адреса одного из каналов управлени  при выводе данных из блока 9 (например , первого канала, потом, при повторном выводе данных, второго, третьего и до тех пор,пока не очист тс  все  чейки элементов 79 и 80 оперативной пам ти последующих ка- налов). Так как данные на информационные входы элемента 79 оперативной пам ти непосредственно с блока § данных не поступают, то очищение  чеек этого элемента происходит благодар  наличию нулевых логических уровней сигналов в  чейках элемента 78 оперативной пам ти, а также благодар  работе арифметических элементов 74 и 75 на вычитание из-за присутстви  высокого логического уровн  сигнала на выходе элемента НЕ 84. Тогда в  чейках элемента 79 опера- тивной пам ти, в которых сохранились высокие логические уровни, они бу- .дут скомпенсированы благодар  приход щему сигналу по этому же разр ду даннь1х с арифметического элемента с обратным знаком, так как при вычитании двоичного кода на входах А ид двоичного кода нул  на входах В получим число со знаком минус. Информационные выходы регистра 77 на

10

15

20

25

522155

врем  вывода данных из блока 9 отключены от информационных входов элемента 80 оперативной пам ти из- за наличи  на входе выборки выходов (V) регистра 77 низкого логического уровн  сигнала с выхода элемента НЕ 86, так как в это врем  на выходе элемента И 90 должен быть высокий логический уровень сигнала. Таким образом, записью нулей в  чейки элементов 79 и 80 оперативной пам ти блок 9 заканчивает выполнение подпрограммы установки многоканального устройства в исходное состо ние и переходит на программу управлени  перемещени ми.

Пр моугольные импульсы частоты F 1 с выхода задающего генератора 14 (фиг. 2) поступают на вход делител  15 частоты. Коэффициент делени  делител  15 частоты (фиг. 3) равен трем. В исходном состо нии уровни логических сигналов выходных разр дов Q1 и Q2 двоичного счетчика 19 наход тс  в нулевом состо нии из-за наличи  обратных св зей с выходов счетчика 19 на его входы начальной установки. По каждому отрицательному фронту положительного импульса частоты F 1 (фиг. 4) по вл етс  низкий или высокий уровень логического сигнала на выходе разр да Q1 счетчика 19. При изменении уровн  логического сигнала на выходе Q1 с высокого на низкий на выходе Q2 двоичного счетчика 19 устанавливаетс  высокий логический уровень сигнала благодар  наличию св зи с выхода Q1 на вход С2. По следующему (третьему) отрицательному фронту положительного импульса частоты F 1 на выходе Q1 двоичного счетчика 19 должен установитьс  высокий логический уровень сигнала. Но наличие высокого логического уровн  сигнала на выходах Q2 и Q1 двоичного счетчика 19 позвол ет через его входы начальной установки установить снова на выходах Q1 и Q2 низкие логические уровни сигнала. Далее процесс повтор етс . В результате на выходах Q1 и Q2 счетчика 19 будут две последовательности импульсов. При наличии высоких логических уровней сигналов одновременно на выходе Q2 двоичного счетчика 19 и выходе задающего генератора 14 на выходе элемента И 20 по вл етс  высокий ло30

35

40

45

50

55

гический уровень сигнала, а при пропадании одного из сигналов - низкий логический уровень. Так как этот процесс периодически повтор етс , то на выходе элемента И 20 формируетс  последовательность пр моугольных импульсов с частотой F 2, котора  по частоте в три раза ниже последовательности импульсов частоты F 1. Высокий логический уровень сигнала Разр. изм на втором входе элемента И 16, которьй присутствует всегда, когда блок 9 не выводит данные о перемещении с элемента 43 оперативной пам ти третьего вычислител  6, разрешает прохождение импульсных сигналов частоты F 2 с первого входа элемента И 16 на его выход. Импульсные сигналы на выходе элемента И 16 (последовательность импульсов частоты F 3) всегда равны частоте импульсов F 2, за исключением того, что могут прерьшатьс  на врем  отсутстви  высокого логического уровн  сигнала Разр. изм. Последовательность импульсов частоты F 5 получена путем инверсии логических уровней сигнала частоты F 2 элементом НЕ 18.

Пр моугольные импульсы частоты F 3 поступают на вход формировател  2 адреса (фиг. 5). В исходном состо нии , при котором на информационных выходах - низкие логические уровни сигналов, а на выходе Р1 (положи- тельного переноса) - высокий логический уровень сигнала, двоичные счетчики 21 и 22 устанавливаютс  по сигналу Сброс от блока 9 данных.

По каждому отрицательному фронту положительного импульса частоты F 3 на выходе 1 двоичного счетчика 21 по вл ютс  высокие или низкие уровни логического сигнала . По каждому отрицательному фронту положительного импульса на выходе 1 по вл ютс  высокие или низкие уровни логического сигнала на выходе 2 двоичного счетчика 21. По калсдому отрицательному фронту положительного импульса на выходе 2 по вл ютс  высокие или низкие уровни логического сигнала на выходе 3 двоичного счетчика 21. По каждому отрицательному фронту положительного импульса на выходе 3 по вл ютс  высокие или низкие уровни логического сигнала на выходе 4 двоичного счетчика 21

0

5

Б момент, когда на всех выходах двоичного счетчика 21 устанавливаютс  высокие логические уровни по отрицательному фронту импульса частоты F 3, на выходе положительного переноса (Р1) двоичного счетчика 21 по вл етс  низкий логический уровень сигнала. По следукицему положительному фронту импульса частоты F 3 на всех информационных выходах двоичного 21 счетчика устанавливаютс  низкие логические уровни логического сигнала, а на выходе положительного

5 переноса (Р1) - высокий логический уровень.

По каждому отрицательному фронту импульса с выхода положительного пет реноса (Р1) счетчика 21 двоичный счетчик 22 на выходе 1 формирует высокий или низкий логический уровень логического сигнала. По каждому отрицательному фронту импульса с выхода 1 двоичного счетчика 22 на выходе 2 формируетс  высокий или низкий логический уровень. Далее по отрицательному фронту импульса с выхода 2 по вл ютс  высокие или низкие логические уровни сигнала на выходе 3 двоичного счетчика 22. По отрицательному фронту импульса с выхода 3 устанавливаютс  высокие или низкие логические уровни на выходе двоичного счетчика. После прохождени  256 импульсов частоты F 3 на счетный вход двоичного счетчика 21 на информационных выходах двоичных счетчиков 21 и 22 устанавливаютс  высокие логические уровни. Таким образом получаем на инфорУ аци- онных выходах двоичных счетчиков 256 комбинаций высоких или низких логических уровней сигналов.

Дешифратор 23 (дешифратор, гене5 ратор кодов каналов управлени )

представл ет собой элемент программируемого запоминающего устройства, преобразующего уровни логических сигналов с вькодов двоичных счетчиков 21 и 22 в двоичные коды адресов каналов управлени . Двоичный код числа О соответствует адресу первого канала управлени , двоичный код числа 1 соответствует адресу второго канала управлени  и так до полного количества каналов (11-1) многоканального устройства управлени  и шюс один последующий допол- нительньй двоичный код числа 11 ;

0

5

0

0

5

дл  реализации режима интерпол ции в блоке 8 оперативного управлени . Разр дность двоичного кода с выхода программируемой логической матрицы выбираетс  в соответствии с разр дностью двоичного кода числа 11, используемого дл  реализации режима интерпол ции. При малом количестве каналов управлени , когда разр дность входного кода на дешифраторе 23 намного больше разр дности выходного кода, программирование необходимо выполнить так, чтобы последую щие (избыточные) комбинации входных сигналов повторно последовательно выставл ли на выходах двоичные коды чисел, соответствунлцие адресам каналов управлени , пока не будут полностью использованы все 256 комбинаций сигналов с информационных выходов двоичных счетчиков 21 и 22. Каналы управлени , требующие более частого по влени  адреса по отношению к остальным каналам управлени  при их последовательном по влении на выходе дешифратора 23 программируютс  не последовательно, а периодически повтор ютс  внутри полного цикла изменени  двоичных кодов чисел на выходе дешифратора 23, что соответствует более частому выставлению адреса канала управлени . Количество разр дов двоичного числа на выходе дешифратора 23 должно всегда соответствовать количеству информационных входов регистра 50 и регистра 78 устройства управлени  дл  сов- .местимости адресов, выставл емых с дешифратора 23 и выдаваемых блоком 9 по каналам управлени .

Датчик 3 представл ет собой фотоэлектрический измерительный преобразователь . Конструктивно осветитель, конденсатор, индикаторный растр, измерительна  растрова  решетка, четыре фотоприемника расположены так, что при перемещении измерительной растровой решетки, кинематически св занной с перемещаемым узлом станка, на выходах фотоприемников происходит изменение электрических сигналов во времени, что позвол ет осуществл ть автоматический подсчет прошедших муаровых полос. Фотоприемники , в свою очередь, конструктивно расположены так, что при перемещении измерительной растровой решетки в одном направлении первый

0

S

0

5

0

5

0

5

0

5

сигнал U1, создаваемый первой парой фотоприемников, опережает на чет- верть периода второй сигнал U2, создаваемый второй парой фотоприемни- ков, а при перемещении в противоположном направлении второй сигнал U2 опережает первый сигнал U1 на четверть периода. Поэтому знак фазового сдвига между сигналами Щи U2 с выходов фотоприемников характеризует направление измер емого перемещени  .

Плавно измен кнциес  (фиг.6) сигналы U1 и U2 с выходов соответственно первой и второй пар фотоприемников усиливаютс  и преобразуютс  в пр моугольные сигналы каждый своим усилителем-формирователем, наход щимс  внутри датчика 3.

В результате на выходах усилителей-формирователей получаем пр моугольные импульсы (фиг. 6) UQ, и UQJ.

Ка щый высокий или низкий логический уровень импульсной последовательности Ua, или Hai соответствует перемещению измерительной растровой решетки датчика на один шаг.

Так как датчик 3 располагаетс  всегда непосредственно на стенке, а устройство числового программного управлени , обрабатывающее сигналы Un, и датчика на рассто нии 10 м и более, то с целью повышени  помехоустойчивости передачи сигналов параллельно сигналам Ua, и Uaj формируютс  дополнительно контрольные сигналы Uq, и Uq,, имеющие инверсное значение логических уровней по отношению к основным сигналам Uo) и Ua, . Дл  этого сигналы и пропускают каждый ерез свой логический элемент НЕ, наход щийс  в датчике, и полученные сигналы Ua и UQ, выдают параллельно с сигналами UQ, и Uq, на выходы датчика.

Сигналы Ua,,4 a, , , , УО, датчика 3 принимаютс  каналами ср зи блока 4 св зи. В исходное (фиг. 7) состо ние , при котором на выходах - нулевые логические уровни, регистры 25 и 26 каждого канала св зи устанавливаютс  по сигналу Сброс при включении питани  устройства. По приходу импульса положительной пол рности частоты F 1 с выхода блока 1 синхронизации значени  логических уровней сигналов UQ , UQ,J , UQ, и UQ, запоминаютс  четырехразр дным регистром 25. В результате на информационных выходах регистра 25 устанавливаютс  логические уровни сигналов, соответствующие логическим уровн м сигналов на информационных входах. Сигнал А с первого информационного выхода регистра 25 сравниваетс  элементом 27 сравнени  со своим дополнительным инверсным сигналом А, ко- торый был прин т через третий информационный вход и находитс  на третьем информационном выходе этого регистра . Аналогично происходит сравнение сигнала Б с второго выхода регистра 25 со свои дополнительные инверсным сигналом Б элементом 28 сравнени . Если сигналы на информационных входах элементов 27 и 28 сравнени  различных логических уров- ней, то на их выходах присутствуют низкие логические уровни сигналов, что сигнализирует о правильном приеме сигналов и о, и от дач-чика 3 При совпадении логических уровней сигналов на входах одного из элементов 27 и 28 сравнени  на его выходе устанавливаетс  сигнал высокого логического уровн  из-за инверсного выхода. Наличие высокого логическо- го уровн  на выходе элемента 27 сранени  сигнализирует о существовании помехи по сигналу Ua, передаваемому с датчика, и его ложное значение учитывать не следует. Поэтому эле- мент ИЛИ-НЕ 29 анализирует состо ние логических уровней сигналов на своих входах. Если на обоих входах элемента ИЛИ-НЕ 29 сигналы низкого логического уровн , то на его выходе устанавливаетс  сигнал высокого логического уровн , который разрешает прохождение полгасительного импульса частоты F 1 через элемент И 32 на вход записи (С) регистра 26. Толь- ко после этого регис:тр 26 запоминае логические уровни сигналов А и Б, наход щиес .на его информационных входах. По вление высокого логического уровн  сигнала на выходе одног из элементов 27 и 28 сравнени  вызывает по вление нулевого логического уровн  сигнала на выходе элемента ИЛИ-НЕ 29, что запрещает прохождение положительного импульса частоты F 1 через элемент И 32 на вход запис С регистра 26. Дл  обеспечени  многократной проверки сигналов Uq достоверной записи их в регистр 26

о 5 Q

5

каждого канала необходимо, чтобы F F 3..Это соотношение задаетс  делителем 15 частоты блока 1 синхронизации . Частота импульсов F3 блока синхронизации должна, в свою очередь, быть выбрана из услови  АОТЧ. FAinKc. датч - частота выходных (UQ,, Uaij) сигналов датчика при максимальной скорости движени  перемещаемого объекта на станке; NQ - максимальное количество каналов управлени  (датчиков) в многоканальном устройстве.

Дешифратор 24 расшифровывает двоичные кода адреса координаты, приход щие с выходов формировател  2 адреса. Если на входе дешифратора 24 находитс  не дополнительный код, предназначенный дл  реализации режима интерпол ции в блоке 8 оперативного управлени , то на одном из выходов дешифратора по вл етс  высокий логический уровень сигнала, соответствующий входному двоичному коду адреса канала управлени . Например , если на входе дешифратора 24 двоичный код числа О, iTo соответствует адресу первого канала управлени , то на первом выходе дешифратора 24 присутствует высокий логический уровень сигнала. Таким образом, через элементы И 30 и 31 разрешаетс  прохождение высоких логических уровней сигналов с информа- 1ЩОННЫХ выходов регистра 26. В результате на первом и втором выходах первого канала св зи устанавливаетс  комбинаци  высоких РШИ низких логических уровней сигналов ДОО и Д01, соответствующа  коду Гре  и обозна- чан ца  число о положении датчика , первого канала вданный момент считывани . В исходном состо нии, при котором на выходах - низкие логические уровни сигналов, регистры 33 данных, регистры 34 адреса, буферный регистр установлены блоком 9 данных по сигналу Сброс. Так как адрес канала 5шравленй  в формирователе 2 адреса формируетс  по отрицательному фронту импульса частоты F 3 и управление записью по С-входу в регистр 33 (фиг. 8) также происходит по импульсу частоты F 3, то данные ДОО, Д01 с выходов в данном примере при двоичном коде числа Oj на входах Дешифратора 24 первого канала за- письшаютс  в этот регистр. По положительному фронту положительного импульса частоты F 4 двоичный код адреса первого канала управлени  запоминаетс  регистром 34 адреса, после чего на выходах формировател  2 адреса по вл етс  двоичный код адреса второго канала. С этого момента блок 5 вьиислени  перемещений производит вычисление перемещени  измерительной растровой решетки дат |чика 3, кинематически св занной с перемещаемым объектом первого канала , за врем  между предьщущим и насто щим положени ми датчика 3 в моменты записи кода в регистр 33 данных (точнее за период записи адреса например, первого канала в регистр

34адреса). Положени  датчика ДОО, Д01, записываемые в регистр 33 данных , выражены в виде кода Гре . Но дальнейшие вычислени  с этим кодом производить неудобно. Поэтому с помощью элемента 35 сравнени  производитс  преобразование кода Гре  с информационных выходов регистра 33 данных в обычный двоичный код (с которым работают вычислительные ма- пшны), Рассмотрим процесс преобразовани  кода Гре  в двоичный код на примере одного (например, первого) из датчиков 3 (фиг. 9). По одному и импульсов частоты F 3, который вызывет на выходе формировател  2 адреса адрес (.например, первого) датчика 3 принадлежащего одноименному по номеру каналу, в регистре 33 данных фиксируютс  посл едовательно уровни сигналов ДОО, Д01 с периодом по влени  на входе дешифратора 24 адреса .одного и того же двоичного кода адреса , соответствующего например, первому каналу. Благодар  элементу

35сравнени , который при различных уровн х сигналов на входах вьщает на своем выходе высокий логический уровень сигнала, а при совпадающих уровн х - низкий, легко получить двоичньй код числа о положении датчика по коду Гре , несущий ту же информацию . В результате на входах А1,А2 вычитающего элемента 37 по вл етс  двоичный код положени  датчика с периодом по влени  адреса одного и того же канала, которому принадлежит этот датчик. При наличии высокого логического уровн  сигнала Разр. нам на входе выборки выходов регистра 34 адреса с его ин0

5

0

5

0

5

0

5

0

5

формационных выходов по внутреннему каналу АрО... ApN на адресных входах элемента 36 оперативной пам ти устанавливаетс  адрес первого канала . По этому адресу из  чеек элемента 36 оперативной пам ти извлекаетс  двоичный код положени  датчика в предьщущем цикле вычислений. Так как на входе (V) выборки выходов элемента 36 оперативной пам ти - высокий логический уровень сигнала, то при наличии низкого логического уровн  сигнала по входу записи-считывани  (W) двоичный код числа о положении датчика в предьщущем цикле вычислений передаетс  на входы В1, В2 вычитающего элемента 37 с информационных выходов элемента 36. Блок 5 устроен таким образом, что несмотр  на то, что элемент 36 оперативной пам ти не установлен от блока 9 данных в исходное состо ние, на выходе преобразовател  38 кодов ложный код замен етс  двоичным кодом числа О, что в итоге устран ет помеху в  чейках элемента 36 оперативной пам ти. Рассмотрим работу блока 5 вычислени  перемещений по определению пути перемещени  датчика за период по в- лени  адреса одного и того же канала (например, первого) на информационных выходах регистра 34 адреса. Вычисление выполн етс  путем вычитани  двоичных кодов чисел предьщу- щего и насто щего положений датчика. Процесс вычитани  заключаетс  в сложении с дополнительным кодом одного из слагаемых При наличии кодов на входах вычитающего элемента 37 выполн етс  операда  вычитани  путем сложени  кода числа на входах В1, В2 с дополнительным кодом числа на входах А,, AQ согласно выражению -uXujMf, X(t-0i -I- Xti + P, гце Х(.,) - двоичный код положений i-ro датчика, прин тый в предьщущем цикле по i-й координате; - двоичньй код положени  i-ro датчика в данный момент времени по i-й координате; AXujHt - величина перемещени  подвижного органа датчика; Р - единица переноса.

В результате на выходах вычитающего элемента 37 получают двухразр дный код величины перемещени  конкретного датчика 3 за период по влени  адреса его канала на выходах регистра 34 адреса. Так как частота

синхрониза исткс .АатЧ- f

импульсов F 3 с блока 1 ции не ниже величины 4 то значение .j на выходе вычитающего элемента 37 не достигает значени  больше единицы даже при максимальной скорости движени  подвижного органа ста ка, кинематически св занного с измерительной растровой решеткой датчика 3. Преобразователь 38 кодов предназначен дл  оценки результата -AXwjm.t,- и изменени  его знака. Если значение по абсолютной величине меньше или равно единице на входах преобразовател  38 кодов, то преобразователь 38 кодов выставл ет значение .tj на своих информационных выходах со знаком плюс. Если значение , по абсолютной величине больше единицы (т.е. число два) на входах преобразовател  38 кодов, то значение AXuiMi; на выходах преобразовател  замен етс  числом в двоичной форме OQ. Преобразователь 38 кодов представл ет собой элемент посто нной пам ти, запрограммированный аналогично описанному. С выхода преобразовател  38 кодов двоичньй код величины .i; поступает на сумматор 44 третьего 6 вычислител , где происходит суммирование и накопление в элементе 43 оперативной пам ти значений о перемещении каждого датчика в отдельности за множеством циклов опроса. Инверсное значение uXui,M.t; после элементов НЕ 41 и 42 используетс  блоком 8 оперативного управлени  дл  организации отрицательной обратной св зи в режиме след щего управлени  при отсутствии задани  от блока 9 данных на перемещение.

Кроме того, значение , прошедшее проверку в преобразователе 38 кодов, используетс  сумматором 39 дл  вычислени  достоверного положени  контролируемого в данный момент датчика 3. Сумматор 3 складывает значение .; с двоичным кодом, который хранитс  в элементе 36 оперативной пам ти. Длителность сигнала Сброс выбираетс  из соотношени 

: Тсь К |-,

,

где Тсь - длительность сигнала

Сброс от блока данных; К - суммарный коэффициент делени  двоичных счетчиков

0

5

0

5

0

5

0

5

0

5

21 и 22 формировател  2

адреса; F 3 - частота импульсов блока 1

синхронизации.

Длительность сигнала Сброс формируетс  в блоке 9 элементом НЕ 104 Из-за большой длительности сигнала Сброс с блока 9 на информационных выходах буферного регистра 40 устанавливаютс  и удерживаютс  низкие логические уровни, которые по адресам с выхода регистра 34 адреса последовательно записываютс  в  чейки элемента 36 оперативной пам ти. По окончании сигнала Сброс значени  Х с выхода сумматора запоминаютс  регистром 40 и записываютс  как достоверные значени  кода положени  контролируемого датчика в  чейки элемента 36 оперативкой пам ти. Каждому адресу в элементе 36 оперативной пам ти соответствует двухразр дна   чейка пам ти, что  вл етс  достаточным дл  вьтолнени  вычислений. Значение кода положени  датчика 3 на выходе сумматора 39 по отрицательному фронту импульса частоты F 4 запоминаетс  буферным регистром 40. Так как адрес (например , первого канала), удерживаетс  на входах адреса элемента 36 оперативной пам ти (фиг. 10), то по высокому логическому уровню импульса частоты F 3 данные о положении датчика с информационных выходов буферного регистра 40 .записываютс  в  чейку элемента 36 оперативной пам ти по адресу первого канала управлени . Далее по положительному фронту импульса частоты F 4 с выхода формировател  2 адреса записьшаетс  двоичный код адреса второго канала зтпфавлени , а по отрицательному фронту F3 - данные ДОО, Д01 с блока св зи, соответствующие этому адресу. Но по отрицательному фронту импульса частоты F 3 на формирователе 2 адреса по вл етс  адрес

третьего канала.

) .- . ,

Дешифратор 24 блока 4 св зи раз- . решает вьщачу данных ДОО, Д01 о положении датчика уже третьему каналу на вход регистра 33 данных блока 5 вычислени  перемещений. Блок 5 вычислени  перемещений повтор ет процесс вычислени  перемещени  по датчику 3 второго канала.

аналогично третьего, четвертого и последующих каналов, реализованных в многоканальном устройстве, управлени , и вновь возвращаетс  к певому каналу,начина  второй, третий последующие циклы вычислений.

При установлении низкого логического уровн  сигнала Разр.изм от интерфейсного блока. 7 прекращаетс  поступление импульсов частоты F 3 и F 4 (фиг. 4) от блока 1 синхронизации на формирователь 2 адреса , блок 5. Таким образом, канал св зи дешифратором 24 не переключаетс , записи данных ДОО, Д01 в регистр 33 данных не происходит, запись адреса в регистр 34 адреса не происходит, выходы регистра 34 адреса по входу (V) выборки выходов и информационные выходы элемента 36 оперативной пам ти по входу (V) выборки выходов перевод тс  в третье состо ние, при котором их сопротивление бесконечно велико. Таким образом , вычислени  в блоке 5 и в блоке 6 прекращаютс . При установлении обратно блоком 7 сигнала Разр.изм высокого логического уровн , блоки 5 и 6 вычислени  перемещений продолжают свою работу с места прерывани  вьшислений, так как адрес с выходов формировател  2 адреса также осталс  неизменным из-за отсутстви  импульсов частоты F 3. Параллельно блоку 5 и блоку 6 вычислени  пере- мещений производит накопление значений ftiXni,Nti с выхода преобразо- . ;аател  38 кодов в  чейках элемента 43 оперативной пам ти синхронно по адресам, выставл емым регистром 34 адреса. Дл  этого блок 6 выполн ет следующие операции.

Двоичный код числа AXuxw.tj о перемещении с выходов преобразовател  38 кодов последовательно от каждого датчика в сопровождении адреса АрО... ApN передаетс  на входы В сумматора 44 (.фиг. 11). При низком логическом уровне сигнала частоты F 2 на входе (W) управлени  записью считыванием элемента 43 оперативной пам ти по адресу на его адресных входах устанавливаетс  на входах А сумматора содержимое  чеек. Так как в исходном состо нии в  чейках элемента 43 оперативной пам ти записаны нулевые логические уровни сигналов , то на входах А сумматора 44

0

5

0

5

0

5

0

5

0

5

устанавливаетс  двоичный код числа ноль,

В результате сложени  двоичного кода числа .f j с двоичньм кодом нол  на выходе сумматора 44 по вл етс  двоичный код числа uXujM.t; . По отрицательному фронту импульса частоты F 4 двоичньй код числа записьшаетс  в регистр 46 данных. По ближайшему высокому логическому уровню сигнала частоты F 2 двоичньй код числа ЛХ ujN.i, с информационных выходов регистра 46 данных записьшаетс  в  чейки элемента 43 оперативной пам ти по адресу, присутствующему на адресных входах этого же элемента оперативной пам ти . Синхронно с импульсом частоты F 2 по отрицательному фронту импульса частоты F 3 в регистр 33 за- письшаютс  уже данные следующего (например, второго) канала управлени  и по положительному фронту импульса частоты F 4 - адрес второго канала в регистр 34, так как на выходе формировател  2 адреса по предыдущему отрицательному фронту импульса частоты F3 был установлен адрес второго канала. Следовательно, блок 5 вычисл ет значение ДХц,.,- дл  второго канала. Так как адрес второго канала присутствует также на адресных входах элемента 43 оперативной пам ти, то блок 6 вычислени  перемещений производит вычислени  по второму каналу аналогично первому. В  чейках по адресу второго канала элемента 46 оперативной пам ти наход тс  нулевые логические уровни сигналов, которые были записаны во врем  установки элемента 43 оперативной пам ти в исходное состо ние. Поэтому сумматор складывает двоичный код числа АХ .-t,- на входах В с двоичным кодом нул , установленного на входах А. В результате, как и дл  первого канала, значение uXniH.ii запоминаетс  в регистре 46 по отрицательному фронту импульса частоты F 4 и после этого по положительному уровню сигнала частоты F 2 двоичный код числа uXp-jx-k; запоминаетс  элементом 43 пам ти по адресу второго канала, Аналогично выполн ютс  вычислени  дл  третьего, четвертого и последующих каналов, реализованных в многоканальном устройстве , и начинаютс  повторно вы-

числени  по первому каналу. По адресу первого канала из  чеек эле- мента 43 на входах А сумматора 44 устанавливаетс  двоичный код числа uXuj|N,-t;, , которое было записано при первом цикле вычислений, а на входах В сумматора 44 присутствует двоичный код числа ДХм1,,1 с выходов

преобразовател  38 кодов блока Ь вычислени  перемещений, В результате на выходе сумматора 44 получаем двоичный код суммы двух чисел. Двоичный код суммы двух чисел, получен- в результате сложени  и несущий информацию о перемещении измерительной растровой решетки датчика за предьщущий и насто щий ичклы измерений,- по отрицательному фронту импульса частоты F 4 запоминаетс  регистром 46, По высокому логическому уровню сигнала частоты F 2 двоичный код суммы с регистра 46 запи- сьюаетс  в  чейки 43 элемента оперативной пам ти по адресу первого канала. Аналогично происходит второй цикл вычислений по адресу второго , третьего, четвертого и последующих каналов. После этого третий вычислитель начинает третий цикл вычислений с адреса первого канала. На третьем цикле вычислений складываетс  двоичный, код суммы двух чисел, записанньй в  чейки элемента 43 оперативной пам ти на втором цикле вычислений и выставленный при низком уровне сигнала частоты F2 на входы А сумматора, с двоичным кодом числа UXujMt; с выходов преобразовател  38 кодов, присутствующим на входах В сумматора 44. В результате сложени  на выходах сумматора 44 . ползгчаем двоичный код суммы двух чисел , несущий информацию о перемещении измерительной растровой решетки датчика за три цикла измерени  п первому каналу, потом по второму, третьему и последуннцим каналам. Таким образом, в  чейках элемента 43 оперативной пам ти накапливаетс  информаци  о. перемещении измерительной растровой решетки каждого датчика в отдельности за множество циклов измерений. Цикл блоком 6 прерываетс  только на врем  считывани  данных, накопленных за множество цикпов в  чейках «элемента 43 оперативной пам ти блока 9 данных, при выполнении операции Ввод данных

вычислител  перемещений, которую блок 9 данных также выполн ет при работе по программе управлени  при- водами после выполнени  программы начальной установки устройства в исходное состо ние следующим образом. Пуск программы управлени  приводами осуществл етс  от (таймера) внутренQ него генератора блоком 9 при прерывании обработки программы от внешних устройств, которые могут,быть подключены к блоку 9. Тактовый генератор должен обеспечить на входе

5 тактового сигнала (CL CI) пр моугольные импульсы частотой 10 МГц. На входе прерывани  по таймеру(.EVNT) импульсные сигналы должны быть периодом больше периода повторени  прог раммыуправлени  приводами (f, --),

Ту

16 входов-выходов (ДЦО...АД15 совмещены по адресам и данным системной магистрали. Использование одних

5 и тех же выводов дл  передачи адресов и данных достигаетс  разделением во времени. Дл  обеспечени  такого раздени  во времени при передаче адреса с выхода SYNC микросхем

0 выдаетс  сигнал синхронизации адреса (СИА), а при передаче или приеме данных - соответственно сигнал Вывод с выхода DOUT или Ввод с выхода DIN микросхемы. С вывода INIT

5 микросхемы вьщаетс  сигнал; Сброс при высоком логическом уровне сигнала на входе ACLO и низком логическом уровне сигнала на входе DCLO микросхемы. Дл  микросхемы КМ1801ВМ2

0 сигнал Сброс на выходе INIT в точности повтор ет форму сигнала на входе DCLO. Поэтому достаточно задавать соответствующую (.равную Тс) длительность сигнала 1}, при вклю5 чении источника питани  многоканального устройства управлени . Присутствие низкого логического уровн  сигнала на входе RPLV микросхемы указывает,что внешнее устройство

Q прин ло или выдало Данные на входы АДО... АД15 микросхемы. Начальна  область пам ти с адресами 0...376 (в восьмиричном коде) зарезервирована под вектора прерываний. В этой области находитс  вектор ЮОа, который  вл етс  пусковым адресом дл  программы управлени  приводами. При переводе на входе EVNT микросхемы сигнала с высокого логического уровн  на низкий осуществл етс  пуск программы управлени  приводами по nycKOBObfy адресу lOOg, По вектору 24g процессор выполн ет программу начальной установки элементов 43, 78-80 оперативной пам ти в исходное состо ние, при котором в их  чейках нулевые логические уровни сигналов. Адресное поле I60000g по 177777 процессора используетс  внешними устройствами . С этой области адресов вьйираетс  адрес многоканального устройства, принимаемый приемником 49, и селектируетс  селектором 52 адреса при обращении блока 9 к многоканальному устройству при вводе информации от блока 6 вычислени  перемещений и выводе данных в блок 8 оперативного управлени .

Остальна  область адресов (37&.g. ...160000а) используетс  в блоке 9 дл  организации пам ти многоканального устройства.

Таким образом, блок 9 данных, окончив программу начальной установки , переходит на выполнение программы управлени , котора  запускаетс  каждый раз при переводе на входе EVNT сигнала с высокого логического уровн  на низкий (.например, по отрицательному фронту таймера или от внешнего устройства), по вектору lOOg, указывающему на пусковой адрес программы.

Управл ющее напр жение, подаваемое на регулируемый привод, вычисл етс  в соответствии с известным знаком управлени :

-f Кп (Xvn-XujM.n ),

где и - управл ющее напр жение на привод исполнительного органа;

V - заданна  скорость движени ;

Х, „ - заданный путь исполнительного органа;

.п измеренный путь, npoj- йденный исполнитель- ным органом;

Кп - коэффициент передачи пропорционального регул тора положени ;

Кд - коэффициент, определ ющий долю компенсации путевого рассогласовани  на посто нной скорости движени .

Иначе

KC

и - К„ (.-- V + Хз.п X UJH. ti )

Кп- .

Умножение на коэффициент К в устройстве выполн етс  аналоговым способом путем усилени  сигнала в Кг, раз выходным усилителем 13 (фиг. 21). Блок 9 вычисл ет с периодом дТ значение управл ющего воздействи  по каждому каналу К,

6с,-. г- Ул; + X

К

О

ki.isj Xujw-ioj

в начале j-ro интервала аппроксимации , равного t-,, и помещает его в

элемент 80 оперативной пам ти, как и при описанной операции записи нулевых логических уровней сигналовг в эти  чейки, по каждому сигналу отдельно . Чтобы расчитать значение ft,j

блок 9 вводит значение Xujut; от блока 6. Дл  этого по программе управлени  приводом, хран щейс  в пам ти блока 9, блок 9 выставл ет адрес приемнику 49. Так как уровень

сигнала Разр. Прд. высокого логического уровн , то логаческие уровни сигналов с входов приемника 49 устанавливаютс  на его информационных выходах. Мпадшие разр ды адреса

(Ор... Зр) поступают на информационные входы регистра 50. Дополнительные разр ды (4р,5р), приход щие на первые входы селектора 52 при вводе данных Xujw.i-, , должны быть

(как и дл  случа  установки элемента 43 оперативной пам ти в исходное состо ние) низкого нулевого уровн .

Логические уровни сигналов стар- ших разр дов (бр... 15р) контролируютс  адресньм селектором и при принадлежности поступившегос  адреса многоканальному устройству управление на выходе А, селектора 52устанавливаетс  высокий логический уровень сигнала иодновременно разрешаетс  прохождение транзитом дополнительных разр дов адреса (4р, 5р) с пер- вьк входов на соответствующие выходы АИ, А,., селектора 52. По положительному фронту сигнала СИА логичес- | кие уровни сигналов с информационных выходов адресного 52 селектора записываютс  в регистр 51, а также

в регистры 50, 70 и 71 - логические уровни сигналов с их входов. После этого блок 9 снимает двоичный код адреса с своих выходов приема-передачи данных адреса, освобожда  их дл  приема данных XL,.-t, и выставл ет высокий логический уровень сигнала Ввод на выходе Ввод. Наличие высокого логического сигнала Ввод на первом входе дешифратора 53 адреса позвол ет дешифратору расшифровать дополнительные разр ды АО, Ац- , прин тые регистром 51. При условии, что оба сигнала низкого логического уровн (что свидетельствует о принадлежности выставленного адреса блоком 9 к полю адресов элемента 43 оперативной пам ти третьего 6 вычислител ), на выходе дешифратора 58 адреса по вл етс  сигнал высокого логического уровн .

Кроме того, в блоке 59 формировани  ответных сигналов к этому моменту устанавливаетс  сигнал ОУ высокого логического уровн  (как при случае начальной установки элемента 43 оперативной пам ти). По положительному фронту импульса частоты F 5 (фиг. 13) на (пр мом) первом выходе D-триггера 54 устанавливаетс  высокий логический уровень сигнала Разр. ввода, а на втором (инверсном ) выходе - сигнал низкого логического уровн  Разр.изм. Высокий логический уровень сигнала Разр. ввода на входе выборки (.V) регистра 50 разрешает вьщачу двоичного кода числа, обозначающего адрес  чеек элемента 43 оперативной пам ти, относ щихс  к одному из каналов управлени  многоканального устройства управлени , например первого канала.

Благодар  различным логическим уровн н сигналов Разр.ввода и Разр. иэм с выходов D-триггера 54 обеспечиваетс  поочередна  работа регистра 34 адреса и регистра 50 на входы адреса элемента 43 оперативной пам ти. Таким образом, по адресу (двоичному коду) с информаци- онньк выходов регистра 50 элемент 43 оперативной пам ти выставл ет на своих информационных выходах значение XUJM.tv дл  первого канала управлени . При наличии высоких логических уровней сигнала Разр.ввода и импульса частоты F 5 на выходе

0

5

0

5

0

5

0

5

элемента И 63 по вл етс  высокий уровень сигнала Зап.Рг. По его положительному фронту код XHJ/M.4,; записываетс  в буферный регистр 45. Одновременно сигнал Разр. ввода через элемент ИЛИ 47 по входу R устанавливает и удерживает на вькоде регистра 46 низкие логические уровни. Как только на входе (W) элемента 43 оперативной пам ти установитс  высокий уровень сигнала частоты F 2, нулевые уровни сигналов с выходов регистра 46 данных записываютс  в  чейки элемента 43 оперативной пам ти .

Ячейки элемента 43 оперативной пам ти очищены по адресу первого канала и готовы к накоплению данных X до следующего считывани  этих данных блоком 9 данньк . По сигналу Разр.Прд с блока 59 формировани  ответных сигналов передатчик 48 вьщает значение на информационные входы блока 9. К этому моменту блок 59 ответных сигналов вьщает сигнал СИП, а следовательно, блок 9 принимает от передатчика 48 двоичный код Хц)|Н,i, , после чего снимает сигнал Ввод и СИЛ со своих выводов. Значение XujMt, блок 9 данных суммирует с ранее введенными данными по этому каналу и полученные значени  Xujm помещает в области пам ти, указанной программой управлени  приводом . Кроме того, в пам ти блока 9 данных хран тс  данные о скорости (Vo) перемещени  (объекта) привода и величинные перемещени  (Х-.п), вводимые в пам ть блока 9 данньк от внешнего устройства.

На основании этих данньк блок 9 данных вычисл ет значение 6 oi дл  первого канала и записывает это значение управл ющего воздействи  в  чейки элемента 80 оперативной пам ти по адресу первого канала управлени , осуществл   операцию Ввод. Операци  вывода данных в элемент 80 оперативной пам ти полностью соответствует-описанной при выводе нулевых логических уровней сигналов в этих же  чейках дл  установки элемента 80 оперативной пам ти в исходное состо ние.

По последзтощим каналам управлени  вычисление управл кнцего воздействи  производитс  аналогично и

значени  загружаютс  в  чейки по адресам своих каналов.

Так как врем  прерьшани  работы блоков 5 и 6 при вводе данных очень мало (фиг. 13) и равно периоду следовани  импульсов частоты F 2 F 3 F 4 F 5, то остальное врем  блоки 5 и 6 вычислени  перемещений выполн ют вычислени . Внутри интервала аппроксимации величина управл ющего воздействи  вычисл етс  дополнительно блоком 8 оперативного управлени  в режиме интерпол ции, что позвол ет сократить врем  на вычисление управл ющего воздействи  по каждой координате и выдаче этих значений в регистр 81 данных управлени  .приводами до дес тков микросекунд , что значительно повышает точность управлени . Дл  этого блок 9 данных в блок 8 оперативного управлени  засылает в элемент 78 оперативной пам ти дополнительно коэффициенты интегрировани  (), благодар  чему блок 8 позвол ет наращивать на интервале аппроксимации по линейному закону сумму путевой и скростной составл ющих задани  перемещени . От этого задани  на интервале аппроксимации в блоке 8 вычитаетс  измеренное перемещение u.i; вьщаваемое блоком 5 вычислени  перемещений , и результат заноситс  обратно в элемент 80 оперативной пам ти.

Определим коэффициент интегрировани , который блок 9 данных рассчи тьшает и выводит в  чейки элемента 78 оперативной пам ти по каждому каналу управлени . Учитыва , что вычислени  блоком 8 с помощью первого 74 и второго 75 арифметических элементов выполн ютс  с периодом (,000160 с (т.е. примерно период F3 практически равен 160 мкс), и следовательноу не вли ют на динамические свойства след щего привода , можно считать, наращивание задани  на интервале аппроксимации выполн етс  по закону

- приращение скоростного задани  на интервале аппроксимации;

- врем , отсчитьшаемое от начала интервала аппроксимации;

коэффициент интегрировани 

10

Запишем предь ущее вьфажение в следующей форме:

15Kf d (t)

Kndt

- У„) +. bXj(tJ

- к UHT t.

где VQ - начальное значение заданной скорости на интервале аппр оксимации.

Реша  это дифференциальное уравнение , имеем

uX5(t) Vo- t + (KpHT-Vj t KC -;- Kn

f . -

- ;;- (1- e

Следовательно, внутри интервала аппроксимации величиной u.t, траектори  может аппроксимироватьс  кри- i волинейными отрезками, если Кцнт Vo, а также пр молинейными отрезками, если KUHT Vo . Б конце интервала аппроксимации заданное блоком 8 приращение дл  установки заданного положени  исполнительного органа должно стать равным некоторсму числу йХц„т , вычисленному дл  этого интервала аппроксимации блоком 9 данных при решении им задачи интерпол ции траектории с периодом , т.е.

0

ДХ

мнт KC

- Vo ut + (KuHT-Vo)Ut ;;- (1 - e

Лп

-ut .,

i- f T ) j ,

- uV(t) + А Хь(1)К„„т -Л, лп

где uX,|(t) - приращение путевого задани  на интервале аппроксимации;

откуда

KUHT, ЛХинт- К, - Vc,- К,;

где К, 1-At

J. (1 - e )

t - Kn

К.

посто нные коэффициенты, если интервал аппроксимации bt не измен етс .

С учетом коэффициента передачи вычислител  управл ющего воздействи  блока оперативного управлени 

К

Q.U.

Ji

частота вычислени  управл ющего воздействи  по отдельной координате; число разр дов ческого элемента 74 (регистра элемента 79 оперативной пам ти, KUHT - ЬХцщ Ki, - -Vo К ,

К,

К,

где Кз

К ч V Q.4. а.ч

Блок 9 вычисл ет последовательно по каждому каналу, кроме управл ю- щего воздействи  (, и Кщп . Значение Кцнт блок 9 данных дл  каждого канала управлени  Сфиг. 18) в отдельности записывает в  чейки элемента 78 оперативной пам ти, выполн   цикл Вьгоод в точном соответствии с циклом , описанным дл  записи нулевых логических уровней сигналов в этот же элемент 78 оперативной пам ти при установке его в исходное состо ние. Блок 9 данных при вводе данных XuijM.ti от блока 6 вычислени  перемещений приостанавливает на короткое врем  работу блоков 5 и 6 сигналами Разр. изм (фиг. 13), запре- ща  вьщачу блоку 1 синхронизации (фиг. 4) импульсов частоты РЗи F4.

Так как длительность сигнала ОУ, сформированного D-триггерами 60 и 61 блока 59 формировани  ответных сигналов , равна периоду импульсов частоты F2 (фиг. 16), то сигнал Разр. изм (фиг. 13), формируемый D-триг- гером 54, запрещает блоку 1 синхронизации (фиг. 4) выдачу всего одного импульса из.последовательности импульсов РЗи F 4. Период по влени  импульса Разр. изм намного больше

0

5

о c Q 5

0

5

периода следовани  импульсов частоты F3 (F4), так как врем  вычислени  значений о и . блоком 9 данных сравнительно велико. Поэтому отсутствие одного импульса частоты V 3 и F 4 от блока 1 синхронизации не снижает точности измерени , так как после прерывани  вычислений блоки 5 и 6 продолжают свою работу(фиг.13) по прерванному циклу, а периоды частот F 3 и F 4 намного меньше (в тыс чу раз) полосы пропускани  привода, котора  в приводах достигает пор дка сотни герц, а частота F 3 выше сотнн килогерц. Параллельно блокам 5 и 6 вычислени  перемещений приостанавливаетс  кратковременно и блок 8 из- за отсутстви  импульса частоты F 3 с целью сохранени  синхронности работы указанных блоков вычислений и/ блока 8 оперативного управлени . Блок 8 оперативного управлени , при- н в данные K в элемент 78 оперативной пам ти и управл ющего воздействи  OJ, переходит на интерпол цию и выдачу управл ющего воздействи  на цифроаналоговый преобразователь Ю последовательно по каждому каналу управлени . Как указывалось выше, на выходе формировател  2 адреса оставлен дополнительный двоичный код числа Ni2 (специально не реализованного канала управлени ) дл  организации режима интерпол ции (дешифратор 24 двоичный код числа Nf2 не расшифровывает). При по влении на выходе формировател  2 адреса двоичного кода числа Nij дешифратор 83, проконтролировав логические уровни сигналов на своих информационных входах на соответствие числу N(, выдает на своем выходе сигнал высокого логического уровн . Так как блок 9 данных к блоку 8 не обращаетс  (зан т вычислением новых значений foj и K,нт дп  следующего канала управлени ), то на входах элемента И 90 - сигналы ОУ и Вывод У низкого логического уровн . Поэтому на выходе элемента 90 установлен сигнал также низкого лот- . ческого уровн . В результате информационные вькоды регистра 71 оказываютс  установленными в третье состо ние (при котором их выходное сопротивление велико). Одновременно благодар  элементу НЕ 86 на входе выборки выходов (V) регистра 77 и через элемент И 92, благодар  присутствию высокого логического уровн  сигнала с выхода дешифратора 83 на входе выборки выходов (V) регистра 7 присутствует сигнал высокого логического уровн . Поэтому информационные выходы регистра 73 вывод тс  из третьего состо ни  и оказьшаютс  подключенными к адресным входам элементов 78-80 оперативной пам ти, а также к адресньм входам регистра 12 номера координаты Скакала). Выходы регистра 77 также оказываютс  -подключенными к входам данных элемента 80 оперативной пам ти и регистра 81 данных управлени  приводами. Так как в исходном состо нии на информационных выходах счетчика 82 импульсов по сигналу Сброс были установлены низкие логические уровни сигнала, то по отрицательному фронту импульса F 3 низкие логические уровни запоминаютс  регистром 73, после чего по низкому логическому уровню сигнала с выхода элемента И 91 на информахщонных выходах счетчика 82 импульсов устанавливаетс  двоичный код числа l/j. Но так как в регистре 73 до прихода следующего отрицательного фронта импульса частоты F 3 находитс  двоичный код числа ноль, что соответствует адресу первого канала управлени , то в течение периода следовани  импульсов частоты F 3 в блоке 8 происходит интерпол ци  по первому каналу управлени . Через элемент ИЛИ 88 на входе (V) выборки выходов элемента 78 оперативной пам ти также устанавливаетс  высокий логический уровень сигнала, что обусловливает вывод его информационных выходов из третьего состо ни  и подключение их к информационным В-входам арифметических элементов 74 и 75. Через элемент НЕ 87 выходы регистра 72 след щих координат так же, как и в регистре 71, наход тс  в третьем состо нии и не мешают работать регистру 73 В результате на информационных выходах элемента 78 оперативного управлени  выставл етс  двоичный код числа KUHT первого канала управлени . На информационных выходах элемента 80 устанавливаетс  значение начального управл ющего воздействи  ёо первого канала управлени . На выходах элемента 79 оперативной пам ти

0

5

0

5

0

5

0

0

5

находитс  двоичный код нул , записанный при установке этого элемента в исходное состо ние. Разр дность элемента 79 оперативной пам ти, регистра 76 данных и арифметического 74 элемента определ етс  точностью вычислени  управл ющего воздействи  в пределах диапазона управлени  приводом . Разр дностью элемента 80 оперативной пам ти, регистра 77 данных и арифметического элемента 75 определ етс  диапазон управлени  приводом . Благодар  высокому логическому уровню сигнала на выходе дешифратора 83 через элемент НЕ 84 на входе переноса (Р) арифметического элемента 74 устанавливаетс  низкий логический уровень сигнала. При этом арифметические элементы 74 и 75 выполн ют операцию суммировани  двоичных чисел на входах А с двоичными числами на входах Б.

Интегральна  схема выполнена с применением быстродействующей схемы последовательного переноса.

Таким образом, операци  выполн етс  согласно вьфажению

е

(i-Oi

+ к,

инт j

где ij - вьиисленное .значение уп-- равл ющего воздействи  в i-M цикле по j-й координате .

Суммарный код управл ющего воздействи  по положительному фронту импульсов частоты F3 (фиг, 19 заноситс  в регистр 76 и регистр 77 данных . По установившемус  высокому логическому уровню сигнала частоты F 3 двоичные коды с выходов регистров 76 и 77 записьшаютс  в соответствующие элементы 79 и 80 оперативной пам ти. Погрешность от присутстви  сигнала бХцг. не более единицы, что практически сказываетс  на величину ,i в пределах одной дискреты датчика. Эту погрешность при необходимости можно легко устранить, пропустив данные uXujN ; через дополнительные элементы И, которые стробируют сигналом с выхода элемента НЕ 84.

Объем (М) счетчика 82 определ етс  количеством координат управлени . Повторное вычисление (интерпол ци ) по одному и тому же каналу управлени  происходит при наличии одного и того- же двоичного кода на выходе счетчика 82. Это происходит тогда, когда

будут осуществлены последовательно вычислени  ijno всем каналам аналогично описанному дл  первого канал и счетчик снова начнет повторный счет импульсов с выхода элемента И Если за врем  изменени  .всех комбинаций на выходе счетчика 82 импульсов блок 9 данных не выводит новые значени  Кц„ и ;j , например, по первому каналу управлени , то при повторном вычислении к значению ,i полученному при первом цикле вычислений , добавл етс  еще раз значение KUHT t хран щеес  в элементе 78 по адресу первого канала. Если сумма числа, получаема  в ари4 1етическом 74 элементе, превышает разр дность элемента 74, то на его выходе (Р)

.переноса по вл етс  единица переноса, 20 след щих координат подключаютс  к

котора  учитьшаетс  арифметическим элементом 75, Получаемые довые значени  б и через регистры 76 и 77 данных снова занос тс  в  чейки элементов 79 и 80 по первому каналу адреса. 25 При третьем цикле изменени  двоичных кодов на выходе счетчика 82 (если блок 9 данных еще не успевает внести - новые данные Кцит и QJ ) имеющеес  значение в элементе 78 оперативной пам ти, например, по первому каналу складываетс  с полученным значением ij на втором цикле измег нени  двоичных кодов на выходе счетчика 82. Период между интер1пол цией по одному и тому же каналу занимает значительное врем 

адресным входам элементов 78-80 оп ративной пам ти и регистру 12 номе координаты. Благодар  элементу И 9 из-за низкого логического уровн  сигнала на выходе дешифратора 83 н входе (V) выборки выходов регистра 73 по вл етс  также низкий логичес кий уровень сигнала. Поэтому выход регистра 73 устанавливаютс  в трет 30 состо ние. Таким образом, регистры

71и 73 не мешают в работе регистр

72след щих координат. Из-за низко го логического сигнала на входе эл мента НЕ 84 на входе переноса РО арифметического элемента 74 устана ливаетс  логический уровень. Поэто му арифметические элементы 74 и 75 выполн ют операцию вычитани . Процесс вычитани  заключаетс  в сложе нии двоичного кода числа на входе

35

TU М N

1

5Т

где Ttj - врем  между интерпол ци ми по одному и тому же каналу;

М - объем счетчика 82 импульсов;

N - максиальное число адресов, выдаваемое формирователем 2 адреса с учетом дополнительного двоичного кода дл  режима интерпол ции.

Поэтому при отсутствии импульса интерпол ции СИИ с выхода дешифратора 83 и вывода данных KiTH-r и j блоком 9 данных в элементы 78 и 80 оперативной пам ти (т.е. блок 9 еще зан т расчетами) блок 8 оперативного управлени  организует коррекцию значени  управл ющего воздействи  ij последовательно по каждому канал следующим образом.

При отстутствии сигнала Вывод от блока 9 данных на выходе элемента И 90 присутствует низкий логический уровень сигнала, а следовательно , регистр 71 отключен от адресных входов элементов 78-80 оперативной пам ти и регистра 12. Из-за отсутстви  высокого логического уровн  сиг0 нала СИИ (фиг. 20) на выходе элемента ИЛИ 88 также присутствует низкий логический уровень сигнала. В результате информационные выходы элемента 78 оперативной пам ти по входу

5 (VJ выборки выходов перевод тс  в третье состо ние, а следовательно, отключаютс  от входов В арифметических элементов 74 и 75. Благодар  элементу НЕ 87 выходы регистра 72

адресным входам элементов 78-80 оперативной пам ти и регистру 12 номера координаты. Благодар  элементу И 92 из-за низкого логического уровн  сигнала на выходе дешифратора 83 на входе (V) выборки выходов регистра 73 по вл етс  также низкий логический уровень сигнала. Поэтому выходы регистра 73 устанавливаютс  в третье состо ние. Таким образом, регистры

71и 73 не мешают в работе регистру

72след щих координат. Из-за низкого логического сигнала на входе элемента НЕ 84 на входе переноса РО арифметического элемента 74 устанав- ливаетс  логический уровень. Поэтому арифметические элементы 74 и 75 выполн ют операцию вычитани . Процесс вычитани  заключаетс  в сложении двоичного кода числа на входе А

с дополнительным кодом (инверсным

значением bXujK i ) двоичного кода числа на входе В. Двоичный код числа (адреса), соответствующего кана- 5 управлени , по отрицательному фронту импульса частоты F 3 записываетс  в регистр 72, причем адрес (двоичный код числа)в регистре 34 адреса и в регистре 72 след щих координат один и тот же. Поэтому из значени  управл ющего воздействи  E lj, хран щегос  в элементе 80 оператив- ной пам ти, вычитаетс  значение uXuiM.i; выдаваемое блоком 5 непосредственно . Так как в режиме интерпол ции были записаны значени  g и с выходов регистра 77 данных в ре- i гастр 81 данных управлени  приводами по сигналу Запись кода (ЗК), а

0

5

1522155 1 также параллельно адрес канала, к версное значение коррек- которому относ тс  эти данные (фиг.19 ции управл ющего воздействи  if в и 20), то по двоичному коду числа, блоке 8 оперативной пам ти.

обозначающего номер канала, передаваемого регистром 12 номера координат , коммутатор 11 аналогового напр жени  подключает выход цифроана- логового преобразовател  10 к одно . 10

именному номеру канала усилител  13. Двоичный код числа i, скорректированный указанным образом, преобразуетс  цифроаналоговым преобразователем 10 в напр жение, которое запоминаетс . Привод при наличии на его входе напр жени  вращаетс , перемеща  объект, а также измерительную решетку датчика 3. Так как получаемые в результате данные uXujw-i; о перемещении измерительной решетки датчика 3 вычитаютс  из значений ij , хран щихс  в  чейках элемента 80, то, таким образом, существует отрицательна  обратна  св зь по положению в каждом канале. Если в результате длительного периода Тц значение ;:

Таким образом, наличие интерпол ции внутри циклов при отсутствии заданий oj и а также коррекци  значени  ((1 ) управл ющего воздействи , выдаваемого на привод, за счет организации режима коррекции позвол ют значительно повысить точность и скорость управлени  перемещени ми исполнительных органов станка и одновременно снизить требовани  15 к скорости вычислений блоком 9 данных .

Claims (4)

1. Формула изобретени 

   20 1. Многокоординатное устройство дл  управлени , содержащее датчики перемещени , блок данных, регистр номера координаты, вход начальной установки которого соединен с шиной

   25 Сброс, а выходы - с адресными входами коммутатора аналогового напр жени , вход которого подключен к выходу цифроаналоговото преобразовател , отличающеес  тем, каналу останавливаетс  и ждет от бло- зо что, с целью упрощени  многокоорди (за счет вычитани  лХи,.4,) станет равным нулю, (если Кц„т в элементе 78 равно нулю), то привод по данному

   ка 9 нового задани  Кинт и 6о| Благодар  регистру 72 описанна  операци  коррекции значений 6;| выполн етс  по каждому каналу по адресам от формировател  2 адреса. Когда блок данных 9 снова введет данные .ij с блока 6, то он вычислит новые значени  oi и К,нт с учетом новых значений скорости (Vo) и полонатного устройства дл  управлени , повышени  точности и скорости управлени  перемещени ми исполнительных органов станка, введены блок син- , хронизации, формирователь адреса, интерфейсньй блок, блок св зи с датчиками перемещений, первый и второй блоки вычислени  перемещений и блок оперативного управлени , содержащий

   жени  (Хз), определ емьк управл ющей . Q шесть элементов И, первый и второй

   программой. Потом новые значени  oi и Кцот вьздаютс  в блок 8 оперативной пам ти. . Наличие корректирующего режима

   регистры адреса, регистр след щих координат, регистр адреса интерпол  ции, первый и второй арифмети геские элементы, три элемента оперативной

   управлени  в блоке 8 оперативной па- .г пам ти, первый и второй регистры м ти позвол ет повысить точность вы- данных, регистр данных управлени  даваемого на привод управл ющего воз- приводами, счетчик импульсов, дешифратор , четьфе элемента НЕ и два,элемента ИЛИ, первый вход первого эле50

   действи  ji . Период коррекции по каждому каналу

   : Тк .N.

   С периодом TI блок 5 вычислени  перемещений посто нно вьщает значение йХ и, мл; по каждому каналу упраз- 55 лени  блоку 6 вычислени  перемещений дл  накоплени  и вьщачи в итоге суммарного значени  перемещени  XujM.-t- S блок 9 данных, а также инмента И соединен с первым входом блока оперативного управлени , второй вход которого соединен с первым входом четвертого элемента И и с вторым входом первого элемента И, выход которого подключен к первым входам второго и третьего элементов И, второй вход которого через элемент НЕ соединен с выходом первого разр да первого регистра адреса и

   Таким образом, наличие интерпол ции внутри циклов при отсутствии заданий oj и а также коррекци  значени  ((1 ) управл ющего воздействи , выдаваемого на привод, за счет организации режима коррекции позвол ют значительно повысить точность и скорость управлени  перемещени ми исполнительных органов станка и одновременно снизить требовани  к скорости вычислений блоком 9 данных .

   натного устройства дл  управлени , повышени  точности и скорости управлени  перемещени ми исполнительных органов станка, введены блок син- хронизации, формирователь адреса, интерфейсньй блок, блок св зи с датчиками перемещений, первый и второй блоки вычислени  перемещений и блок оперативного управлени , содержащий

   регистры адреса, регистр след щих координат, регистр адреса интерпол ции , первый и второй арифмети геские элементы, три элемента оперативной

   мента И соединен с первым входом блока оперативного управлени , второй вход которого соединен с первым входом четвертого элемента И и с вторым входом первого элемента И, выход которого подключен к первым входам второго и третьего элементов И, второй вход которого через элемент НЕ соединен с выходом первого разр да первого регистра адреса и

   с вторым входом второго элемента И, выход которого подключен к входу записи данных первого элемента оперативной пам ти, перва  и втора  группы информационных выходов которого соединены с первой группой входов соответственно первого и второго арифметических элементов, втора  группа входов которых соединена с информационными выходами соответственно второго и третьего элементов оперативной пам ти, а выходы - с информационными входами соответственно первого и второго регистров данных, выходы регистров данных подключены к информационным входам соответственно второго и третьего элементов оперативной пам ти, входы адреса которых подключены к входу адреса первого элемента оперативной пам ти и к информационным выходам второго регистра адреса, регистра

   адреса интерпол ции, к выходам регистра след щих координат и к первом выходу блок оперативного управлени  второй выход которого соединен с С входами регистра данных управлени  приводами, со счетным входом счетчика импульсов и с выходом элемен- та И, первый вход которого соединен с третьим входом блока оперативного управлени , второй вход - с выходом дешифратора, с первым входом шестого элемента И, с первым входом первого элемента ИЛИ и через первый эле мент НЕ с входом переноса первого арифметического элемента, выход переноса которого подключен к входу переноса второго арифметического элемента, выход второго разр да первого регистра адреса соединен с вторым входом четвертого элемента И третий вход которого соединен с четвертым входом блока оперативного управлени , а выход - с V-входом второго регистра.адреса, с вторым входом первого элемента ИЛИ и через третий элемент НЕ с V-входом второг регистра данных и с вторым входом шестого элемента И, выход которого подключен к V-входу регистра адреса интерпол ции, выход первого элемента ИЛИ соединен с V-входом первого элемента оперативной пам ти и через четвертый элемент НЕ с V-входом третьего регистра адреса, информационные выходы счетчика импульсов подключены к информационным входам регистра адреса интерпол ции, входы

   44

   Q с

   5

   0

   40

   5 () 35

   45

   50

   55

   кода блока оперативного управлени  соединены поразр дно с. входами дешифратора и С информационными входами регистра след щих координат, входы сброса счетчика импульсов, второго регистра адреса, регистра адреса интерпол ции, регистра след щих координат, первого и второго регистров данных подключены к шине Сброс блока оперативного управлени , выход четвертого элемента И соединен с первым входом второго эле- мента ИЛИ, второй вход которого подключен к третьему входу блока оперативного управлени , а выход - к входам управлени  записью считыванием информации второго и третьего элементов оперативной пам ти, кроме того, третий вход блока оперативного управлени  подключен к С- входам первого и второго регистров данных, регистра адреса интерпол ции и регистра след щих координат, втора  группа выходов первого элемента оперативной пам ти соединена с п той группой входов блока оперативного управлени , С-входы первого и второго регистров адреса подключены к шестому входу блока оперативного управлени , информационные входы первого и второго регистров адреса , а также первого элемента оперативной пам ти, регистра данных управлени  приводами подключены к входам приема данных адреса, регистр данных управлени  приводами своими информационными входами соединен с информационными выходами второго регистра данных, а информационными выходами - с третьими выходами блока оперативного управлени , при этом выходы датчиков перемещений соединены с информационными входами блока св зи с датчиками, вход сброса которого соединен с выходом сброса первого вьтислител , с входами сброса второго и третьего блоков вычислени , с входом сброса блока оперативного управлени , с входом сброса регистра номера координаты и формировател  адреса, счетньй вход которого подключен к первому выходу блока синхронизации, к третьему входу блока оперативного управлени  и к первому входу второго блока вычислени  перемещений, второй вход которого соединен с первым входом третьего блока вычислени  перемещеНИИ и с вторым выходом блока синхронизации , третий выход которого соединен с входом синхронизации блока св зи с датчиками, четвертый выход с первым информационным входом интерфейсного блока, второй информационный вход которого подключен к п тому выходу блока синхронизации, первому входу блока оперативного управлени  и к второму входу второго блока вычислени  перемещени , первый , второй и третий разрешающие входы которого подключены соответственно к первому, второму и третьему разрешающим выходам интерфейсного блока, выход оперативного управлени  и информационный выход которого соединены с вторым и четвертым входами блока оперативного управлени  соответственно, первый; и второй разрешающие входы и вход сигнала синхронизации интерфейсного блока подключены к соответствзоощим выходам управлени  вычислительного блока , первый вход управлени  которого соединен с выходом ответных синхросигналов интерфейсного блока, вькод разрешени  измерени  которого соединен с входом разрешени  блока син хрониза1Ц1И и с входом разрешени  ввда первого блока вычислени  перемещений , второй и третий разрешакицие входы которого подключены к первому и второму выходам блока св зи с датчиками перемещений соответственно, входы адреса которого соединены поразр дно с выходами формировател  адреса, с входами адреса первого блока вычислени  перемещений и блока оперативного управлени , треть  группа выходов которого подключена к входам цифроаналогового преобразовател .
2. 2. Устройство по п. 1, о т л и- чающеес  тем, что.интерфейсный блок содержит приемник данных, два регистра, дешифратор адреса, D-триггер, элементы И, элемент ИЛИ, блок формировани  ответных сигналов и селектор адреса, информационные выходы которого соединены с входами первого регистра, выходы которого подключены к депшфратору адреса, соединенному выходом с первым входом первого элемента И, второй вход которого соединен с первым выходом блока формировани  ответных сигналов и с выходом оперативного управлени 

   0

   5

   0

   5

   0

   5

   0

   5

   0

   5

   интерфейсного блока, выход - с D-BXO- дом D-триггера, С-вход которого соединен с первым входом блока формировани  ответных сигналов интерфейсного блока, разрешающий выход которого соединен с инверсным выходом D-триггера, информационные входы второго регистра соединены с первыми выходами приемника и с первыми входами селектора адреса, вторые входы которого подключены к вторым выходам приемника, перва  группа входов которого соединена с информационными входами данных адреса интерфейсного блока, вход сброса которого подключен к R-входам первого и второго регистров, вход выборки выходов которого соединен с вторым входом блока формировани  ответных сигналов, третий вход которого подключен к выходу элемента ИЛИ, первый вход которого подключен к первому входу второго элемента Инк первому разрешающему входу интерфейсного блока, второй разрешающий вход которого подключен к второму входу элемента ИЛИ и к первой группе входов разрешени  дешифратора адреса, второй вход которого соединен с выходом третьего элемента И и с четвертым входом формировател  ответных сигналов, п тьй вход которого подключен к пр мому выходу D-триггера, к первому разрешающему выходу интерфейсного блока и к входу переноса второго регистра, выходы которого соединены с адресными выходами интерфейсного блока, выход старшего разр да первого регистра соединен с вторым входом второго элемента И и с первым входом третьего элемента И, второй вход которого соединен с С- входами первого и второго регистров и с входом синхронизации интерфейсного блока, выход второго элемента И под1спючен к выходу координаты ,У интерфейсного блока, второй выход блока формировани  ответных сигналов подключен к второму разрешающему выходу интерфейсного блока, третий разрешающий выход которого соединен с третьим выходом блока формировани  ответных-сигналов, четвертый выход которого соединен с выходом ответных синхросигналов интерфейсного блока, а третий выход блока формировани  ответных сигналов соединен с входом управлени  приемника.
3. 3. Устройство по п, 1, отличающеес  тем, что первый блок вычислени  перемещений содержит ре- .гистр данных, регистр адреса, сумматор элемент сравнени , вычитающий элемент преобразователь кодов, четвертый и п тый элементы НЕ, буферный регистр, элемент оперативной пам ти, регистр данных информационными входами подключен соответственно к четвертому и п то1 у входам второго блока вычислени  перемещений С-входом - к первому входу второго блока вычислени  перемещений, а группа выходов соединена соответственно с первым и вторым входами элемента сравнени , регистр адреса группой информационных входов соединен с группой входов ад .реса второго блока вычислени  перемещений , С-входом - с вторым выходом первого блока вычислени  перемещений и С-входом буферного регистра, вход сброса которого соединен с входами сброса регистра данньк первого блока вычислени  перемещений и регистра адреса, группа выходов которого подключена к грзшпе адресных входов элемента оперативной пам ти и к группе адресньк выходов первого блока вычислени  перемещений, третий вход которого подключен к входу выборки выходов регистра адреса и элемента оперативной пам ти, группа выходов которого подключена к второй группе входов вычитающего элемента , первый разр д первого инверсного входа которого подключен к выходу элемента сравнени , второй вход которого соединен с вторым разр дом первого инверсного входа вычитающего элемента, вход переноса вычитающего элемента соединен с шиной высокого логического уровн , преобразователь кодов входами поразр дно подключен к информационным выходам вычитакмцего элемента, а выходами - к первым информационным выходам первого блока вычислени  перемещений , к первой группе входов сумматора и через элементы НЕ к вто

   5

   0

   С

   5

   0

   5

   0

   5

   0

   рым информационным выходам, втора  группа входов сумматора подключена к группе информационньк выходов элемента оперативной пам ти, вход переноса - к шине низкого логического уровн , а выходы - к информационным входам буферного регистра, выходы которого поразр дно соединены с ин- формационньми входами элемента оперативной пам ти, входом записи подключенного к первому входу первого блока вычислени  перемещений, второй вход которого соединен с С-входом буферного регистра,
4. 4. Устройство по п. 1, отличающеес  тем, что третий вычислитель содержит элемент оперативной пам ти, сумматор, регистр данных, буферньй регистр, элемент ИЛИ и передатчик данных, выходы которого подключены к информационным выходам второго блока вычислени  перемещений , а информационные входы - к выходам буферного регистра, входы которого соединены с первой группой входов сумматора и с группой выходов элемента оперативной пам ти, С-вход буферного регистра соединен с четвертым входом второго блока вычислени  перемещений, R-вход - с входом сброса второго блока вычислени  перемещений и с первым входом элемента ИЛИ, второй вход которого подключен к второму входу второго блока вычислени  перемещений, а выход - к R-входу регистра данных, С-вход которого соединен с первым входом второго блока вычислени  перемещений, а выход - с группой информационньк входов элемента оперативной пам ти, группа адресных входов которого подключена к группе адресных входов второго блока вычислени  перемещений, группа информационных входов которого соединена с второй группой входов сумматора, выход которого подключен к информационному входу регистра данных, п тый вход третьего измерител  подключен к входу управлени  передатчикаданных.

   15

   И1Э

   фигЛ

   1В

   43

   N f

   (pU8.Z

   сриг.З

   puгЛ

   ,.

   gjusS

   (риг. 6

   I..A I I...I I I .J I I l-l I l-l I I l-l I l-l I I l-l I t-l I I f

   III1I

   П

   г 1 0 3 2 1 0 3 г L

   Ы

   Jr-b

   .

   t

   фи.9

   t

   . фиа./ff

   fjiue.f1

   /

   (jius.lZ

   фигли--й Ч

   рИ I U

   J

   6Ифиг . IS

   фие. 16

   tpue.lg

   Составитель И.Швец Редактор А.Огар Техред А.Кравчук Корректор Л.Бескид

   Заказ 6960/43 Тираж 788

   ВНИИПИ Государственного комитета по изо.бретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

   fpu5. 2

   фиг.г2.

   Подписное