SU1517020A1 - Устройство дл упор дочени @ чисел - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении средств обработки данных. Цель изобретени  расширение области применени  за счет сортировки чисел большей разр дности. Устройство содержит N блоков 1 выделени  наименьшего числа, (N-1) блоков 2 исключени  наименьшего числа и (N-2) групп элементов ИЛИ 3. Блок выделени  наименьшего числа содержит матрицу (N^.M) схем анализа. Схема анализа содержит два элемента ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. Устройство построено по комбинационной схеме, не требует синхронизации, отличаетс  простотой, однородностью структуры и высоким быстродействием. Быстродействие устройства зависит от количества одновременно обрабатываемых чисел. 1 з.п. ф-лы, 4 ил.

Description

СП

о to

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  возрастаюидих (Ь. bj. ) или убывающих (Ь,, b ;,.,) иариащюниых р дов В -{b{|i l.,n пз. массива чисел А а j | i 1,п|, -шдапного 13 виде произвольных значений дпончиого кода.

Цель изобретени  - расширение об- ласти применени  устройства за счет сортировки чисел большей разр дности при сохранении высокого, быстродействи  .

На фиг. 1 показана схема устрой- С гиа; на фиг, 2 - сйема блока выделени  HiULMeHbmero числа; на фиг. 3 - схем блока исключени  наименьшего числа; на фиг. 4 - схема груплы эле- MenToi; lUIU.

Устройство содержит (фиг. 1) п блокои I ныделени  наименьшего числа , (п-1) блоков 2 исключени  наи- ;:иьшего числа, (п-2) групп элемен- гоБ И,Ш 3, груплы информационных вхо дор/кодов чисел А, А., ..., А,, группы 1шформадионных выходов кодов уно- р.чдоченмр х чисел В В ... В,,.

Блок 1 выделени  наименьшего числа содержит nxm схем 4 анализа, го- ризонтальные р ды которых соеД1шены последовательно по лини м переноса и разрспенрш. Выходы переноса последних в р дах люгических схем с номерами 4 ,„ , ... ,,. . . , 4 п образуют выходы Z,, Z,..., Z блок1фовани , а инфор г-мцнонные выходы вертикальных р дов лог11ческ1з схем 4 объединены и обра- ит1(;1Орманионные выходы Ь, Ь, ..., Ij 1 блока. Входы разрешени  пер- ;юго столбца схем анализа соединены с входом логического нул , а входы устроГютва лереноса  вл ютс  входами олокировани  Р,, Р,..., Рр входных чисе:1 блока. Информационные входы го ризонта-чьных р дов логических схем образу/а груллы А ,, А ,.,,..., А „ входо к одпн чисел,

С::сма 4 анализа состоит из двух- иходового элемента ИЛИ 5, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 и трехвходового з ;с мента ИЛИ 7. Два входа элемента 5 об-ьединены с двум  входами эле illlll 7 и образуют входы переноса Р и разрешени  R логической схемы Tperufi вход элемента ИЛИ 7 соединен с первым входом элемента ИСГЛЮ ШОЩЕЕ 11ТИ б м информациошам входом а схе мы анализа. Второй вход элемента 6 и

выход элемента 7 образуют информа- ционньп выход Ь, а выходы элементов ИЛИ 5 и ИСКЛЮЧАЮЩЕЕ ИЛИ 6  вл ютс  выходами переноса и разрешени  соответственно .

Блок 2 исключени  наименьшего числа (фиг. 3) состоит из п элементов ИЛИ, первые входы которых образуют входы блока, а выходы каждого i-ro элемента- (, п-1}) соединены с. (1+1)-ми входами всех элементов с номерами от (i+l) до п. Выходами блока  вл ютс  выходы элементов ИЛИ.

Устройство работает следующим образом .

Двоичные коды чисел исходного массива параллельно подаютс  на группы входов А , А 2,..., А „так, что а,. - старший разр д, а, - младший. Способ формировани  этих кодов не ,ограничиваетс . Например, они могут быть записаны в буферном регистре, как это сделано в прототипе.

Все коды чисел параллельно поступают на все п блоков 1 выделени  наименьшего числа. В первом из них происходит выделение наименьшего числа, код которого формируетс  на группе выходов В. Одновременно на выходах Z,, Z, ..., Z f, вырабатываютс  уровни логического 0 на тех выходах, номер которых соответствует номеру группы входов А,,..., А р с наименьшим числом. Таким образом, если во входной комбинации имеетс  несколько одинаковых и наименьших чисел, то на выходах Z,, Zj,..,, Zр также присутствует несколько уровней логического нул . В блоке 2 исключени  наименьшего числа по сигналам Z,, Z ,., ., Z выбираетс  и передаетс  на выход Р. в виде уровн  логической единицы тот которьм имеет на 1меньший номер j, т.е. из множества одинаковых наименьших чисел выбираетс  одно с наименьшим номером. Сигналы Р.,, Р,..., РГ, поступают на входы Р, Р,,, . .. , Р„ второго блока 1 и уровень логической единицы на линии Р . исключаетс  наименьшее число, выделенное в блоке 1 из дальнейшего рассмотрени . Таким образом, блок 1, выдел ет наименьшее из оставшихс  чисел и т.д. На выходах В „ сформировано наибольше число.

Дл  формировани  ускоренного переноса исключающих сигналов предназначены группы элементов ИЛИ 3. При это

сигнал Pj 1 одновременно действует на соответствующие входы Р, всех последующих блоков вьщелени  наименьшего числа, практически одновременно исключа  число А. из анализа.

Па выходах В,, В.,..., В„ сформирована упор доченна  последовательность кодов чисел из входного массива А,, Aj,

АПБлок 1 вьщелени  наименьшего числа построен по комбинационной схеме и работает следующим образом.

На горизонтальные р ды схем 4 ана лиха подаютс  двоичные коды исходных чисел так, что а - соответствует- старшему разр ду, а ,. - младшему. Из комбинации входных кодов анализируютс  только те, дл  которых на входах Р,- и Р; присутствуют уровни логического нул .

В блоке 1 использован алгоритм поразр дного сравнени  чисел. Такое сравнение выполн етс  вертикальными р дами схем анализа. Если хот  бы в одном числе в старшем разр де присутствует 0, то этот 0 передаетс  на выход элемента ИЛИ 7 (при наличии уровней 0 на двух других его входах) и соответственно на информа- Щ10ННЫЙ выход логической схемы 4. Та как 1тформационные выходы вертикальных р дов схем анализа объединены, то этот уровень логического нул  блокирует все уровни логической единицы на выходах элемента ИЛИ 7 других схем анализа, на которых поданы заведомо большие числа.

При наличии такого блокировани  на выходе элемента ИСКЛПЧАИи ЕЕ ИЛИ 6 вырабатываетс  уровень логической единицы, который поступает на выход разрешени  данной схемы 4 анализа и, транспортиру сь через все остальные схемы анализа в горизонтальном р ду, исключает данное заведомо большее число из рассмотрени , а на выходе Ь формируетс  уровень 0.

Предположим, что во втором разр де из оставшихс  чисел все имеют уровни 1, тогда и на выходе Ь будет уровень 1. Если в третьем разр де хот  бы в одном из оставшихс  чисел будет присутствовать уровень 0, то на bj будет 0, а из дальнейшего рассмотрени  будут исключены те числа, в которых а ,5 1

В последнем т-м вертикальном столбце анализируетс  последний младший разр д. Те числа из оставшжс , в которых а , 1 0, и есть наименьшие. При этом на выходах блокировани  Z

соответствующим наименьшим числом выработаютс  уровни логического нул , на остальных - логической единицы.

Предложенное решение блока I выделени  наименьшего числа отличаетс 

высоким быстродействием, которхэе оцениваетс  как (m+l)r и не зависит от количества чисел п.

Claims (2)

1. Устройство дл  упор дочени  п

чисел, содержащее п блоков выделени  наит-1еиьшего числа и группу элементов ИЛИ, отличающеес  тем, что, с целью расширени  области применени  за счет сортировки чисел

большей разр дности, в него введены (п-1) блоков исключени  наименьшего числа и (п-3) групп элементов ИЛИ, причем информационные входы устройства подключены соответственно к поразр дно объединенным информационным входам всех блоков выделени  наименьшего числа, выходы блокировани  i-ro блока вьщелени  наименьшего числа

(i 1,..., п-1) соединены с соответствующими входами i-ro блока исключени  наименьшего числа, выходы j-го блока исключени  наименьшего числа (J 2,..., п-1) соединены с соответствующими входами первой группы входов элементов ИЛИ К-й группы (К 1,..., п-2), выходы которых соединены с соответствующими входами разрешени  ()-го блока выделени  наименьшего числа, выходы элементов ИЛИ 1-й группы (1 1,..., п-3) соединены с соответствующими входами второй группы входов элементов ИЛИ (1+1)-й группы, выходы первого блока исключе

ни  наименьшего числа соединены с

соответствующими входами второй группы входов элементов ИЛИ первой группы , группы входов блокировани  первого и группы входов разрешени  первого

и второго блоков вьщелени  наименьшего числа соединены с входом лoг fчec- кого нул  устройства, информационные выходы р-го блока вьделени  наименьшего числа  вл ютс  р-ми инАормационными выходами устройства (р 1 , . . . , п).

2. Устройство по п. 1, от л и - чающеес  тем, что блок выделени  наименьшего числа сод( матрицу (пл т) схем анализа (п - число строк, m - число столбцов), схема анализа содержит первый и второй элементы ИЛИ, элемент ИСКЛЮЧАЮПЕЕ ИЛИ, причем первый и второй входы пе.рвого элемента ИЛИ соответственно соединены с первым и вторым входами второго элемента ИЛИ, трет11й вход которого соединен с первьм входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которог соединен с выходом второго элемента ИЛИ, причем первый и второй входы первого элемента ИЛИ ij-й схемы анализа (i 1,...,п, j 2,...,m) COOT ветственно соединены с выходами первого элемента ИЛИ и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1(з-1)-й схемы анализа, в

1-м столбце (1 1,., га) выходы вто рых элементов ИЛИ всех схем анализа объединены по схеме монтажного И и  вл ютс  выходом блокировани  блока 914делени  наименьшего числа, li-й информационный выход блока вьщелени  наименьшего числа соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ li-й схемы аиализа, первый и второй входы первого элемента ИЛИ (11)-и схемы анализа соединены соответственно с . i-M входом блокировани  и i-м входом разрешени  блока выделени  наименьшего числа, выходы первого элемента ИЛИ im-й схемы анализа  вл ютс  i-м информационным выходом блокировани  блока вьщелени  наименьшего числа.

Д/fty

1т //п

f,

5