SU1488836A1

SU1488836A1 - Устройство для определения закона распределения

Info

Publication number: SU1488836A1
Application number: SU874346100A
Authority: SU
Inventors: Yurij E Alypov; Sergej V Fatikov
Original assignee: Ufimsk Aviatsion Inst
Priority date: 1987-12-18
Filing date: 1987-12-18
Publication date: 1989-06-23

Description

Изобретение относится к вычислительной технике и может быть использовано при определении законов распределения случайных величин. Целью изобретения является повышение точности определения закона распре-

и·»

52

ω

00

со

3

1488836

4

деления. Цель достигается тем, что в устройстве используется оптимальный учет статистических весов элементарных разбиений, получаемых при $ бинарном разбиении интервала анализа. Устройство содержит блоки 1, 2, памяти, регистры 3-5, реверсивный счетчик 6, накапливающие сумматоры 7, 8, делитель 9 на два, элементы 10, 11 сравнения', элементы ИЛИ 12-14, элементы И 15-20, элементы НЕ 21-23, счетчики 24-26, элемент 27 задержки, триггер 28, сумматор 29, множительноделительные блоки 30,31, делитель 32,15 демультиплексор 33, синхронизатор 34 и блок 35 регистрации» Если реализации принадлежат первому интервалу пары, то на выходе элемента сравнения 10 присутствует единичный потен- 20 циал. Счетчик 24 подсчитывает число таких реализаций» При поступлении

реализаций, принадлежащих второму интервалу пары, триггер 28 перебрасывается в "1", содержимое счетчика 24 переписывается в регистр 3 и далее в счетчике 24 подсчитывается число реализаций второго интервала.Весовые . коэффициенты ядер хранятся в блоке памяти 2» Формирование ординат ядра для первого и второго интервалов пары осуществляется соответственно множительно-делительными блоками 30 и 31 о Значения этих ординат поочередно поступают на вход демультиплексора 33 и суммируются в соответствующих накапливающих сумматорах 7. Процедура бинарного разбиения интервала анализа с соответствующим построением элементарных взвешенных оценок заканчивается при совпадении текущего интервала с заранее выбранным интервалом аппроксимации» 1 ил»

Изобретение относится к вычислительной технике и может быть использовано при получении законов распре- 30 деления случайных величин.

Целью изобретения является повышение точности определения закона распределения»

На чертеже приведена функциональ- 35 ная схема устройства»

Устройство содержит блоки 1 и 2 памяти, регистры 3-5, реверсивный счетчик 6, М накапливающих сумматоров 7, накапливающий сумматор 8, де- 40 литель 9 на два, элементы 10 и 11 сравнения, элементы ИЛИ 12-14, элементы И 15-20, элементы НЕ 21-23, счетчики 24-26, элемент 27 задержки, триггер 28, сумматор 29, множительно-45 делительные блоки 30 и 31, делитель 32, демультиплексор 33, синхронизатор 34 и блок 35 регистрации.

В основу работы устройства положено использование нового метода оценивания распределений» Данный метод вытекает из теории ядерного оценивания закона распределения» Функцией плотности при этом является взвешен55

ная частотная оценка элементарного распределения, надстраиваемая над последовательными парами интервалов, получаемых бинарным разбиением исходного интервала анализа. В качестве веса оценки элементарного распределения используется число сочетании С_п =

= пропорциональное статистическому, весу данной оценки, т.е» вероятности получить именно такую оценку при априорном равномерном элементарном распределении. Равномерность априорного распределения при отсутствии какой-либо информации следует из принципа недостаточных оснований Лапласа. Здесь η - число реализаций выборки, принадлежащих рассматриваемой паре соседних интервалов; ш - число реализаций, принадлежащих одному из этих интервалов» Таким образом, на каждом шаге бинарного разбиения исходного интервала анализа (на два, на четыре, на восемь и т»д. интервалов) решается задача построения оптимального ядра для каждой пары соседних интервалов» Разбиение проводится до тех пор, пока ширина текущего интервала не достигнет величины заранее выбранного интервала аппроксимации» Результирующая оценка определяется линейным суммированием полученных ядер»

Устройство работает следующим образом»

Перед началом работы исходная упорядоченная выборка X ,,Х₄,.»»,Χ_Ν за5

1488836

памяти 1 (с 1-й по регистр 5 заносится

носится в блок Ν-ю ячейки)„ В

код ширины 8 интервала анализа»

Счетчик 24, триггер 28 и накапливающие сумматоры 7 установлены в "О"»

При поступлении импульса запуска на вход синхронизатора 34 реверсивный счетчик 6 и счетчик 26 устанавливаются в ноль, в накапливающий сумматор 8 ю заносится код левой границы а интервала анализа, на выходе делителя 9 на два формируется код 8/2» Далее этот код переписывается в регистр 5, а на выходе делителя 32 формируется 15 код числа интервалов аппроксимации, содержащихся в текущем интервале " [а, а+8/2"] из пары анализируемых интервалов» По следующему импульсу синхронизатора 34 в накапливающем 20 сумматоре 8 вычисляется код а₍ =

= а + 8/2 правой границы первого интервала пары. Этот код подается на вход элемента ”10 сравнения, куда также поступают реализации выборки 25

Если X: < а,, т„е, реаX ч >^2. > о » <

лизации принадлежат первому интервалу пары, то на выходе элемента 10 присутствует единичный потенциал. Импульсы синхронизатора 34 (по одному 30 на каждую реализацию) проходят через открытый элемент И 15 и подсчитываются счетчиком 24. Если очередная реализация превышает код а^, на выход элемента 10 устанавливается нулевой * потенциал, открывающий элемент И 16 и запирающий элемент И 15» Таким образом, в счетчике 24 содержится число, равное числу реализаций первого интервала пары. Триггер 28 перебрасы- 40 вается в единицу и через открытый элемент И 17 на регистр 3 поступает импульс, разрешающий запись содержимого счетчика 24. Одновременно в накапливающем сумматоре 8 устанавливает-45 на счетчики 25 и 26 на выходе элеменся код правой границы второго интервала пары» На первом шаге бинарного разбиения он совпадает с кодом правой границы интервала анализа. Счетчик 24 обнуляется и повторяется процедура подсчета реализаций для второго интервала пары» По окончании считывания всех N реализаций на соответствующем’ выходе блока 1 памяти формируется импульс, устанавливающий триггер 28 в ноль» Содержимое счетчика 24 (число реализаций второго интервала пары) переписывается в регистр 4. На этом процедура подсчета реализаций пары

50

заканчивается и в устройстве осуществляется построение соответствующего данному элементарному распределению ядра» В сумматоре 29 определяется общее число реализаций, принадлежащих обоим интервалам пары. Этот код поступает на адресный вход (вход п) блока 2 памяти, на другой адресный вход которого (вход ш)подается код содержимого регистра 4» Блок 2 памяти представляет собой матричное устройство памяти, в ячейке с адресом (£,□), ί - 0,Ν; 2 = 0,Ν которого хранится код соответствующего весового коэффициента θ'! » По очередному импульсу синхронизатора 34 код весового коэффициента данного элементарного распределения считывается из блока 2 на входы множительно-делительных блоков 30 и 31» В блоках 30 и 31 -вычисляется ордината ядра соответственно для первого и второго интервалов пары. Далее осуществляется процедура суммирования полученной элементарной оценки с предыдущими» Импульсы синхронизатора 34 поступают на предварительно обнуленные счетчики 25 и 26. Если содержимое счетчика 25 меньше или равно числу интервалов аппроксимации, содержащихся в одном из интервалов пары, на выходе элемента 11 сравнения присутствует единичный потенциал. При этом открыт элемент И 19 и значение ординаты ядра для первого интервала пары поступает на вход демультиплексора 33» Адрес коммутируемых демультиплексором 33 выходов определяется содержимым счетчика 26. В данном случае (на первом шаге бинарного разбиения) ордината для первого интервала пары поступает на 1-й, 2-й,»..,Μ/2-й сумматоры 7»

При поступлении (М/2+1)-го импульса

та‘11 установится нулевой потенциал, открывающий элемент И 20 и запирающий элемент И 19. На демультиплексор поступает при этом код ординаты ядра для второго интервала пары и суммируется на (М/2+1)-м, (М/2+2)~м, „.»,М-м сумматорах 7» При поступлении на счетчик 26 последнего М-го импульса (что соответствует завершению обработ52 ки интервала анализа для первого шага бинарного разбиения) в сумматор 8 вновь заносится начальное значение а и описанная процедура повторяется для вто

рого, третьего ит. д. шагов разбиения.

с·

7

1488836

8

Claims

Формула изобретения

Устройство для определения закона распределения, содержащее два блока памяти, три регистра, два элемента сравнения, элемент ИЛИ, элемент НЕ, элемент И, два счетчика, демультиплексор, М накапливающих сумматоров, блок регистрации и синхронизатор, первый выход синхронизатора соединен с первым входом элемента И, второй выход синхронизатора - с входом разрешения считывания первого блока памяти, информационный выход первого блока памяти соединен с первым входом первого элемента сравнения, выход которого соединен с вторым входом элемента И, выход которого соединен со счетным входом первого счетчика, выход второго счетчика соединен с первым входом второго элемента сравнения, ϊ-й выход демультиплексора (ΐ· = 1,М; М - натуральное число интервалов аппроксимации) соединен с суммирующим входом соответствующего накапливающего сумматора, выход которого соединен с входом ί-го значения плотности распределения блока регистрации, отличающееся тем, что, с целью повышения точности, введены реверсивный счетчик, (М+1)-й накапливающий сумматор, делитель на. два, с второго по шестой элементы И, элемент задержки, второй и третий элементы ИЛИ,- триггер, второй и третий элементы НЕ, сумматор, два множительно-делительных блока, делитель и третий счетчик, причем вход запуска синхронизатора является входом запуска устройства, вход задания временного параметра синхронизатора является входом задания числа реализаций- устройства, адресный вход первого блока памяти соединен с выходом реверсивного счетчика, суммирующий вход которого соединен с третьим выходом синхронизатора, вход задания начального состояния (М+1)-го. накапливающего сумматора является входом задания левой границы интервала анализа устройства, тактовый вход (М+1)-го накапливающего сумматора соединен с выходом первого элемента ИЛИ, первый вход которого соединен с входами установки в "О" первого регистра, второго регистра и второго счетчика и подключен к четвертому выходу синхронизатора, выход (М+'1)-го накапливающе·

го сумматора соединен с вторым входом первого элемента сравнения, выход "Равно" которого через первый элемент НЕ соединен с первым входом вдорого элемента И, второй вход которого подключен к первому выходу синхронизатора, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с входом окончания считывания первого блока памяти, выход второго элемента' ИЛИ соединен с тактовым входом триггера и через элемент задержки - с первыми входами третьего и четвертого элементов И, выход триггера соединен с вторым входом третьего элемента И и через второй элемент НЕ - с вторым входом четвертого элемента И, выход третьего элемента И соединен с вторым входом первого элемента ИЛИ, с входом разрешения записи первого регистра и с входом окончания формирования импульсов первой группы синхронизатора, выход четвертого элемента И соединен с вычитающим входом реверсивного счетчика, с входом разрешения записи второго регистра и с входом окончания формирования импульсов второй группы синхронизатора, пятый выход синхронизатора соединен с входом установки в "О" первого счетчика, выход которого соединен с информационными входами первого и второго регистров, шестой выход синхронизатора соединен с входами установки в "О" третьего счетчика и реверсивного счетчика, с входом разрешения начальной установки (М+1)-го накапливающего сумматора и с тактовым входом делителя на два, информационный вход | которого соединен с выходом третьего регистра, вход разрешения записи которого соединен с тактовым входом делителя и подключен к седьмому выходу синхронизатора, выход делителя на два соединен с суммирующим входом (М+1)-го накапливающего сумматора, с информационным входом третьего регистра, с входом делимого делителя и с входами первого делителя первого и второго множительно-делительных блоков, выход первого регистра соединен с входом первого сомножителя первого множительно-делительного блока и с первым информационным входом сумматора, тактовый вход κοτορο.го соединен с восьмым выходом синхронизатора, выход второго регистра

9

1488836

ΊΟ

соединен с входом первого сомножителя второго множительно-делительного блока, с первым адресным входом второго блока памяти и с вторым информационным входом сумматора, выход которого соединен с входами делителя первого и второго множительно-делительных блоков и с вторым адресным входом второго блока памяти, вход разреше- 10 ния считывания которого соединен с девятым выходом синхронизатора, выход второго блока памяти соединен с входами второго сомножителя первого и второго множительно-делительных бло- 15 ков, тактовых входы которых подключены к десятому выходу синхронизатора, вход делителя является входом задания ширины интервала аппроксимации устройства, выход делителя соединен 20 с входом задания числа импульсов в группе синхронизатора и с вторым входом второго элемента сравнения,

выход "Равно" которого соединен с пер· вым входом пятого элемента И и через третий элемент НЕ - с первым входом шестого элемента И, второй вход которого соединен с выходом второго множительно-делительного блока, а выход · с первым входом третьего элемента ИЛИ выход первого множительно-делительного блока соединен с вторым входом пятого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с информационным входом демультиплексора, адресный вход которого соединен с выходом третьего счетчика, счетный вход которого соединен со счетным входом второго счетчика и подключен к одиннадцатому выходу синхронизатора, двенадцатый выход которого соединен с управляющим входом демультиплексора и тактовым входом ί-го накапливающего сумматора.