SU1478338A1 - Converter check circuit - Google Patents

Converter check circuit Download PDF

Info

Publication number
SU1478338A1
SU1478338A1 SU864169707A SU4169707A SU1478338A1 SU 1478338 A1 SU1478338 A1 SU 1478338A1 SU 864169707 A SU864169707 A SU 864169707A SU 4169707 A SU4169707 A SU 4169707A SU 1478338 A1 SU1478338 A1 SU 1478338A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
outputs
output
block
comparators
Prior art date
Application number
SU864169707A
Other languages
Russian (ru)
Inventor
Юрий Николаевич Цыбин
Original Assignee
Предприятие П/Я А-3724
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3724 filed Critical Предприятие П/Я А-3724
Priority to SU864169707A priority Critical patent/SU1478338A1/en
Application granted granted Critical
Publication of SU1478338A1 publication Critical patent/SU1478338A1/en

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Его использование в системах контрол  преобразователей угол-код позвол ет повысить быстродействие. Устройство содержит блок 1 функционального контрол , блок 2 пам ти, приемник 3 информации, генератор 4 импульсов. Благодар  введению блоков 5,6 выделени  максимального и минимального напр жений, компараторов 7,8 и источника 9 опорных напр жений обеспечиваетс  параллельный анализ логических уровней во всех разр дах входного кода. 1 з.п.ф-лы, 1 ил.This invention relates to automation and computing. Its use in the angle-code converter control systems allows for improved speed. The device comprises a function control unit 1, a memory unit 2, a receiver 3 of information, a generator of 4 pulses. By introducing the maximum and minimum voltage isolation units 5.6, the comparators 7.8, and the reference voltage source 9, a parallel analysis of the logic levels is provided in all bits of the input code. 1 hp ff, 1 ill.

Description

юYu

4i

ОО СО ООOO SO OO

ооoo

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах контрол преобразователей, например, угла поворота в код.The invention relates to automation and computing and can be used in systems controlling transducers, for example, the angle of rotation into a code.

Цель изобретени  - повышение быстродействи .The purpose of the invention is to increase speed.

На чертеже приведена функциональна  схема устройства.The drawing shows a functional diagram of the device.

Устройство дл  контрол  преобразователей содержит блок 1 функционального контрол , блок 2 пам ти, приемник 3 информации, генератор 4 импульсов, блок 5 выделени  максимального напр жени , блок 6 выделени минимального напр жени , первый и второй компараторы 7 и 8 и источник 9 опорных напр жений. На чертеже обозначены входы 10 устройства.The device for controlling converters comprises a function control unit 1, a memory unit 2, an information receiver 3, a pulse generator 4, a maximum voltage extraction unit 5, a minimum voltage extraction unit 6, first and second comparators 7 and 8, and reference voltage source 9 . In the drawing, the inputs 10 of the device are indicated.

Блок 1 функционального контрол  может быть выполнен, например, аналогично известному. Блок 2 пам ти в простейшем случае - система RS-триг- геров.The functional control unit 1 can be performed, for example, similarly to the known. In the simplest case, memory block 2 is a system of RS flip-flops.

Приемник 3 информации может быть выполнен на базе цифрового табло, цифропечатающего устройства, диспле  ЭВМ и др.Receiver 3 information can be made on the basis of a digital scoreboard, digital printing device, computer display, etc.

Генератор 4 импульсов в простейшем случае - кнопка.The generator of 4 pulses in the simplest case - the button.

Блок 5 (6) выполнен на группе 11 диодов, резисторе 12 и источнике 13 посто нного напр жени .Block 5 (6) is made up of a group of 11 diodes, a resistor 12, and a constant voltage source 13.

Компараторы 7 и 8 представл ют собой двухпороговые компараторы, т.е. детекторы попадани  входного напр жени  в заданную зону.Comparators 7 and 8 are two-threshold comparators, i.e. detectors falling input voltage in a given zone.

Устройство работает следующим образом .The device works as follows.

На входы 10 поступает, например, монотонно измен ющийс  сигнал, представленный в параллельном коде. При этом смена кодов должна происходить таким образом, чтобы за цикл контрол  в каждом разр де контролируемого кода по вл лись значени  уровн  логической единицы при уровне логического нул  в остальных разр дах его и аналогично уровень логического нул  только в одном каждом разр де кода при уровне логической единицы в остальных разр дах. Это имеет место , например, при монотонно измен ющемс  двоичном коде. После одиночного импульса генератора 4 импульсов блок 1 функционального контрол  начинает проводить контроль правильности смены цифровых кодов, например,The inputs 10, for example, receive a monotonically varying signal, represented in parallel code. In this case, the code change should occur in such a way that during the control cycle, in each bit of the controlled code, the level of logical unit appears at the level of logical zero in the remaining bits of it and, similarly, the level of logical zero in only one each bit of code at the level of logical units in the remaining bits. This is the case, for example, with monotonously varying binary code. After a single pulse of the generator of 4 pulses, the functional control unit 1 starts monitoring the correctness of the change of digital codes, for example,

путем сравнени  предыдущего и последующего кодов с допуском +1 дискрет младшего разр да. Одновременно сиг- налом генератора 4 импульсов устанавливаютс  в исходное состо ние триггеры блока 2 пам ти, при этом на первом выходе (режима) блока 1 функционального контрол  устанавливаетс  опреде-by comparing the previous and subsequent codes with a tolerance of +1 discrete low-order bit. At the same time, the generator of the 4 pulses sets to the initial state the triggers of the memory block 2, while the first output (mode) of the function control block 1 determines

Q ленный потенциал (например, нулевой), который, поступа  в приемник 3 информации , гасит его табло. Это свидетельствует о начале цикла контрол . Окончание цикла контрол  может быть ор5 ганизовано различным путем. Например, на первом выходе блока 1 функционального контрол  после перебора 2h значений кодов устанавливаетс  другой потенциал (например, единичный),Q Lenny potential (for example, zero), which, entering the receiver 3 of the information, extinguishes its scoreboard. This indicates the beginning of the control cycle. The end of the control cycle can be organized in various ways. For example, at the first output of block 1 of the function control, after iterating through 2h code values, another potential is set (for example, a single potential),

0 который включает табло приемника 3 „информации, где п - число разр дов двоичного кода. Если контролируемый код измен етс  не в соответствии с заданным законом (тестом), то эти0 which includes the receiver's display 3 “information, where n is the number of bits of the binary code. If the monitored code does not change in accordance with a given law (test), then these

5 виды отказов фиксируютс  в соответствующем триггере блока 2 пам ти. В процессе изменени  кода образуютс  по крайней мере п комбинаций кода с логической единицей только в одном5 types of failures are recorded in the corresponding trigger of memory block 2. In the process of changing the code, at least n combinations of code with a logical unit are formed in only one

0 каждом i-м разр де, где , 2, 3, ..., п. Следовательно, на выходе блока 5 выделени  максимального напр жени  п раз имеет место напр жение логической единицы только одного каждого разр да. Таким образом компаратор 7 за цикл контрол , определ емый блоком 1, контролирует уровень логической единицы в каждом разр де провер емого сигнала. Дл  исключени  ложного срабатывани  компаратора 7 при коде вида уровней логических нулей во всех разр дах он выполнен двухпороговым. Дл  повышени  помехоустойчивости в процессе контрол  компараторы 7 и 8 могут строби- роватьс  сигналом блока 1 функционального контрол  (не показано). Аналогично компаратор 8 контролирует уровни логического нул  по всем разр дам за цикл контрол  функционировани ,0 each i-th bit, where, 2, 3, ..., p. Consequently, the output of the maximum voltage extraction unit 5 n times the voltage of a logical unit of only one each bit. Thus, the comparator 7, during the monitoring cycle, defined by block 1, controls the level of the logical unit in each bit of the signal being tested. In order to eliminate the false triggering of the comparator 7 with the code of the type of logic zero levels in all bits, it is double-threshold. To increase the noise immunity during the control process, comparators 7 and 8 can be strobed by the signal of the functional control unit 1 (not shown). Similarly, the comparator 8 controls the levels of logical zero for all bits per cycle of operation control,

0 образующимс  на выходе блока 6 выделени  минимального напр жени . Опорные уровни напр жений дл  компараторов 7 и 8 формирует источник 9 опорных напр жений. Резисторы 12 с соот5 ветствующими источниками 13 предназначены дл  создани  необходимой вели- чины нагрузки каждого контролируемого разр да. В случае несоответстви 0 formed at the output of the minimum voltage isolation unit 6. The reference voltage levels for comparators 7 and 8 form a source 9 of reference voltages. Resistors 12 with corresponding sources 13 are designed to create the necessary load for each controlled bit. In case of inconsistencies

5five

00

5five

логического уровн  нул  или единицы в каком-либо разр де компаратор 8 или 7 вырабатывает импульс, который устанавливает соответствующий триггер блока 2 пам ти в противоположное исходному состо нию. Таким образом, в блоке 2 пам ти формируетс  код, соответствующий определенному виду несоответстви  контролируемого кода заданным параметрам. Код блока 2 пам ти по окончании цикла контрол  высвечиваетс  на табло приемника 3 информации до поступлени  очередного сигнала генератора 4 импульсов, после чего процесс контрол  возобновл етс  .a logic level zero or one in any discharge, a comparator 8 or 7 produces a pulse, which sets the corresponding trigger of memory block 2 to the opposite of the initial state. Thus, in memory block 2, a code is generated that corresponds to a certain type of mismatch between the monitored code and the specified parameters. The code of memory block 2 at the end of the monitoring cycle is displayed on the display of information receiver 3 until the next signal of the 4-pulse generator is received, after which the monitoring process is resumed.

Повышение быстродействи  устройства обусловлено тем, что врем  рассасывани  зар дов диодов 11, на которых реализованы блоки 5 и 6, меньше, чем быстродействие цифровых элементов, в состав которых вход т и диоды и транзисторы, и существенно меньше времени переходных процессов аналоговых коммутаторов. Кроме того, при этом отсутствует коммутационна  помеха. Это позвол ет проводить функциональный контроль цифровых устройств в реальном масштабе времени с одновременным контролем логических уровней сигналов во всех разр дах с минимальными аппаратурными затратами.The increase in device speed is due to the fact that the dissipation time of charges of diodes 11, on which blocks 5 and 6 are implemented, is less than the speed of digital elements, which include both diodes and transistors, and significantly less than the transient time of analog switches. In addition, there is no switching noise. This allows functional control of digital devices in real time with simultaneous control of logical signal levels in all bits with minimal hardware costs.

Claims (2)

1. Устройство дл  контрол  преобразователей , содержащее блок функционального контрол , первый выход которого соединен со стробирующим вхо01. A device for controlling transducers containing a functional control unit, the first output of which is connected to a gate input дом приемника информации, блок пам ти и генератор импульсов, отличающеес  тем, что, с целью повышени  быстродействи , в него введены компараторы, источник опорных напр жений и блоки выделени  максимального и минимального напр жений, входы которых объединены с информационными входами блока функционального контрол  и  вл ютс  входами устройства, вторые выходы блока функционального контрол  подключены к информационным входам блока пам ти, 5 выходы которого соединены с информационными входами приемника информации , выход генератора импульсов подключен к тактовым входам блока функционального контрол  и блока пам ти, выходы блоков выделени  максимального и минимального напр жений подключены к первым входам соответственно первого и второго компараторов, первые и вторые выходы источника опорных напр жений соединены с вторыми входами соответственно первого и второго компараторов, выходы которых подключены соответственно к первому и второму управл ющим входам блока пам ти. Information receiver house, memory unit and pulse generator, characterized in that, in order to increase speed, comparators, a source of reference voltages and maximum and minimum voltage extraction blocks are inputted into it, the inputs of which are combined with the information inputs of the function control block and the inputs of the device, the second outputs of the functional control block are connected to the information inputs of the memory block, the 5 outputs of which are connected to the information inputs of the information receiver, the generator output and The pulses are connected to the clock inputs of the functional control unit and the memory unit, the outputs of the maximum and minimum voltage extraction units are connected to the first inputs of the first and second comparators, respectively, the first and second outputs of the reference voltage source are connected to the second inputs of the first and second comparators, respectively. which are connected respectively to the first and second control inputs of the memory unit. 2. Устройство по п. 1, отличающеес  тем, что блок выделени  максимального (минимального) напр жени  выполнен на группе диодов , резисторе и источнике посто нного напр жени , первые выводы диодов группы  вл ютс  входами блока, вторые выводы диодов группы объединены с первым выводом резистора и  вл ютс  выходом блока, второй вывод резистора подключен к источнику посто нного напр жени .2. A device according to claim 1, characterized in that the maximum (minimum) voltage isolation unit is made on a diode group, a resistor and a constant voltage source, the first terminals of the diodes of the group are the inputs of the block, the second outputs of the diodes of the group are combined with the first output resistor and are the output of the block, the second output of the resistor is connected to a constant voltage source. 00 5five 00 5five 00
SU864169707A 1986-12-30 1986-12-30 Converter check circuit SU1478338A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864169707A SU1478338A1 (en) 1986-12-30 1986-12-30 Converter check circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864169707A SU1478338A1 (en) 1986-12-30 1986-12-30 Converter check circuit

Publications (1)

Publication Number Publication Date
SU1478338A1 true SU1478338A1 (en) 1989-05-07

Family

ID=21276076

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864169707A SU1478338A1 (en) 1986-12-30 1986-12-30 Converter check circuit

Country Status (1)

Country Link
SU (1) SU1478338A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1304174, кл. Н 03 М 7/00, 1985. Сазонов А.А. Измерение и контроль в микроэлектронике,-М.: Высша школа, 1984, с. 345-348. Авторское свидетельство СССР № 790293, кл. Н 03 М 7/00, 1979. *

Similar Documents

Publication Publication Date Title
KR920005171A (en) Semiconductor memory with successively clocked call codes for entering test mode
SU1478338A1 (en) Converter check circuit
US3152249A (en) Hybrid integrator circuit
SU1589281A2 (en) Device for detecting errors in discreter sequence
JP2571614B2 (en) Display device drive circuit
SU388288A1 (en) ALL-UNION
RU2024193C1 (en) Analog-to-digital converter incorporating random error correction provision
SU1485252A1 (en) Discrete sequence error detector
SU1599859A1 (en) Device for monitoring standard modules
RU2036556C1 (en) Ring counter
SU1493994A1 (en) Haar function generator
SU1645942A2 (en) Voltage checking device
SU1094022A1 (en) Digital control
SU1037261A1 (en) Digital unit checking device
RU2013001C1 (en) Code-to-voltage converter
SU1522239A1 (en) Device for monitoring analog objects
SU1390799A1 (en) Device for checking monotonically changing signal
SU1372257A1 (en) Device for checking threshold levels of radio-electronic circuits
SU822191A1 (en) Code converter testing device
SU610295A2 (en) Analogue-digital converter
SU824178A1 (en) Random event flow generator
SU1162044A1 (en) Number-to-pulse rate converter
SU902074A1 (en) Ring shift register
SU450162A1 (en) Tunable phase-pulse multi-stable element
SU657607A1 (en) Digit-wise coding analogue-digital converter