SU1455361A1 - Устройство управлени скоростью дискового носител информации - Google Patents

Abstract

Изобретение относитс  к технике хранени  информации на подвижном носителе и -может быть использовано в оптических и магнитных дисковых запоминающих устройствах. Изобретение позвол ет при сохранении высоких характеристик стабильности скорости обеспечить режим псевдопосто нной линейной скорости носител . Груба  стабилизаци  скорости осуществл етс  путем сравнени  частот сигналовв частотном дискриминаторе 10 и воздействи  разностным сигналом на электродвигатель I через первый вход усилител  12 мощности. Канал грубой стабилизации скорости предназначен дл  поддержани  скорости в диапазоне ра ботоспособности канала точной стабилизации , который состоит из первого и второго импульсных датчиков 2, 3 скорости вращени , блока 4 функциональных преобразователей, регистра 5 --ш Ф О) с-ж. 4ib 01 СП СО О)

Description

пам ти, регистра 6 пам ти, цифрового генератора 7 пилообразного сигнала, арифметико-логического блока 8 и цифрового пропорционально-интегрального регул тора 9. Канал точной стабилизации воздействует на электродвигатель 1 через второй вход усилител  12 мощности . Выходной сигнал усилител  12 мощности определ етс  суммой сигналов на его входах. 1 з.п. ф-лы, 1 ип.

1

Изобретецие относитс  к технике хранени  информации на подвижном носителе и может быть использовано в оптических и магнитных дисковых ЗУ.

Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  возможности функционировани  в режиме псевдопосто нной линейной скорости вращени  носител , .

На чертеже изображена структурна  схема устройства управлени  скорость дискового носител  информации.

Устройство содержит электродвигатель 1 посто нного тока, второй импульсный датчик 2 скорости вращени , первьй импульсный датчик 3 скорости вращени , блок 4 функциональных преобразователей , регистр 5 пам ти, |блок 6 пам ти, цифровой генератор 7 Пилообразного сигнала, арифметико-логический блок 8, .цифровой пропорци Iонально-интегральный регул тор 9, I час-йзтньй дискриминатор 10, цифроана Iлоговьй преобразователь 11, усипи- Iтель 12 мощности.

: Арифметико-логический блок 8-со- держит одноразр днзпо схему 13 сравнени , первьй сумматор 14, блок 15 инверторов , блок 16 управл емь1Х инверторов , цифровой коммутатор 17, второй сумматор 18.

Дисковьй носитель информации и ко довьй диск датчиков скорости (не показаны ) закреплены на валу электро- двигател  1. Выход второго датчика 2 скорости соединен с первым входом частотного дискриминатора 10, вторым управл ющим входом блока 6 пам ти и управл ющим входом регистра 5 пам ти Выход первого датчика 3 скорости соединен с первым управл ющим входом блока 6 пам ти. Вход блока 4 функциональных преобразователей соединен с внешней шиной адреса информационной

5

5 0

0

5

0

2

дорожки, первьй выход подключен к второму входу частотного дискриминатора 10, второй .выход - к входу управл емого цифрового генератора 7 пилообразного сигнала и к третьему входу арифметико-логического блока 8. Выход регистра 5 пам ти соединен с вторым входом арифметико-логического блока. Выход блвка 6 пам ти соединен с пер;вым входом арифметико-логического блока 8. Выход управл емого цифрового генератора 7 пилообразного сигнала с.о единен с информационными . входами регистра 5 пам ти и блока 6 пам ти. Вь1ход арифметико-логического блока 8 через цифровой пропорционально -интеграл ьньй регул тор 9 и цифро- аналоговьй преобразователь 11 подключен к первому входу усилител  12 мощности , второй вход которого соединен с выходом частотного детектора 10 и выход которого подключен к входу электродвигател  1..

В арифметико-логическом блоке 8 старщнй разр д первого входа подан на первьй вход схемы 13 сравнени , а младшие разр ды -. на вход б.лока 15 инверторов, старший разр д второго входа подключен к второму входу схемы 13 сравнени , а младшие - на первьй вход первого сумматорй 14. Третий вход соединен с информационным входом блока 16 управл емых инверторов . Выход схемы 13 сравнени  подключен к управл ющему входу цифрового коммутатора 17, выход которого  вл етс  выходом блока 8. Информацион- ньй выход первого сумматора 14 подключен к первому информационному входу цифрового коммутатора 17 и к первому входу второго сумматора 18. Вы- ход переполнени  первого сумматора 14 подключен к управл ющему входу блока 16 управл емых инверторов. Выход блока 15 инверторов соединен с

вторым входом первого сумматора 14. Выход блока 16 управл емых инверторов подключен к второму входу второго сумматора 18, выход которого подан на второй информационный вход цифрового коммутатора 17,

Блок 4 функциональных преобразователей предназначен дл  преобразовани  кодов адресов дорожек в коды, определ ющиё скорость носител  в каждой зоне . На втором выходе блока 4 функциональных преобразователей образуетс  код канала точной стабилизации скорости , который задает период пересчета цифрового генератора 7 и участвует в образовании выходного сигнала арифметико-логического блока 8. На первом выходе блока 4 функциональных преобразователей образуетс  код канала грубой стабилизации, которьй поступает на вход частотного детектора 10.

Выходной код канала точной стабилизации скорости

ll-Lls.

У„.п

М- Int

(R

).

де j О, 1,2, ..., Z-1 - номер зоны;

- цела  часть числа, за- 30

ключенного в скобки; Л( - угловое рассто ние между первым 3 и вторым 2 датчиками скорости;

fp - частота задающего гене- 05 ратора в управл емом цифровом генераторе 7 пилообразного сигнала; Vj, - заданна  линейна  скорость вращени  диска; .40 п - количество периодов цифровой пилы управл емого гене ратора 7 пилообразного сигнала за заданное врем  движени  45 каждой метки кодового диска датчи1{ов скорости от первого датчика 3 до второго датчика 2; RJ, - диаметр самой внутренней 50

дорожки на диске; R , - диаметр, самой внешней дорожки на диске (z - количество зон на диске). Блок 4 функциональных преобразова- 55 елей может быть построен на основе осто нных или перепрограммируемых если необходима смена линейной скоости диска) ЗУ, на входы которых подаютс  коды адресов дорожек, а с выходов снимаютс  выходные коды, предварительно рассчитанные и записанные в соответствующие  чейки ЗУ.

Регистр 5 пам ти предназначен дл  записи и хранени  кодов, поступающих на его информационньй вход с выхода цифрового генератора 7, пилообразных сигналов. Момент записи определ етс  сигналом на управл ющем входе, т,.е. сигналом с выхода второго датчика 2 скорости. Следовательно, длительност хранени  каждого очередного кода - врем -, между импульсами второго датчика 2 скорости.

Блок 6 пам ти предназначен дл  записи и хранени  кодов, поступающих на информационньй вход с выхода цифрового генератора 7 пилообразных сигналов . Момент записи кода определ етс  сигналом на первом управл ющем входе, т.е. сигналом с выхода перво- го датчика 2 скорости. Сигнал на втором управл ющем входе блока 6 пам ти организует адресацию пам ти (распределение входньк кодов по соответствующим  чейкам блока 6 пам ти) и одновременно чтение информации на выход блока 6 пам ти. Минимально необходи- мое дл  работы блока 6 пам ти количество его  чеек равно количеству меток кодового диска, наход щихс между первым 3 и вторым 2 датчиками скорости . Длительность хранени  каждого очередного кода в  чейках блока 6 пам ти - врем  движени  каждой метки кодового диска от первого датчика 3 скорости до второго датчика 2. Таким образом, при по влении импульса от каждой метки кодового диска на выходе первого датчика 3 скорости в соотвеТ ствующую  чейку блока 6 пам ти запи- сьшаетс  текущее состо ние цифрового генератора 7 пилообразного сигнала и хранитс  до момента по влени  импульса второго датчика 2 скорости от той же самой метки, после чего считываетс  на выход блока 6 пам ти и совместно с выходнь1ми сигналами регистра 5 пам ти и блока 4 функциональных преобразователей участвует в образовании выходного сигнала арифметико- логического блока 8.

Управл емьй цифровой генератор 7 пилообразного сигнала предназначен дл  выработки цифрового нарастающего сигнала и импульсного напр жени ,

1|содирутощего соседние периоды пилы |1оследовательно нулем и единицей. Пе- |зиод пилы определ етс  кодом M,j , Поступающим на его вход с первого выхода блока 4 функциональных преоб- |)азователей:

M,-/fo;

о, 1

, , . « . , Z , при работе

период в j-й зоне;

код на входе генератора 7; частота задающего генератора;

- количество зон на диске. анным временем движени  кажи кодового диска от перво го скорости до второго

Tj 4Ч/Л

де

& - угловое рассто ние между датчиками скорости;

SI- - заданна  углова  скорость 25 при работе устройства в зоне , период пилы Т„.; св  зан

следующим

О соотношением:

i .

.1

X П,

где n - количество периодов пилы за заданное врем  движени  каждой метки кодового диск а от

I первого датчика скорости до

| второго.

I

; Таким образом, цифровой генератор 7 цифрового сигнала вырабатывает периодическую последовательность кодов ;N, старший разр д S которых несет ин- формацию о знаке, а младшие разр ды ;измен ютс  от О до М;-1.

Цифровой генератор 7 пилообразного сигнала может быть построен на основе счетчика с переменным козффици- ентом делени  и счетного триггера.

Арифметико-логический блок 8 предназначен дл  выработки цифрового сигнала N. в соответствии с выражением:

N,-,,-N.-,1.

если S) S;:, ,4,6,..,

(О

N;,, если ,,, ,-,, 0, n 2,4,6,...

N,,-N,-,,-Mj, если S;,,S,.,, Ni,i-N ,,,гО, n 2,4,6, ...

Nbi-N, H

если

S,,- , ,3,5, ...

+Mj, если 5,-, ,-,,, Ni i-N,, i О, п 1,3,5,...

N«,-N

(2)

1,1

N;,i-Ni,,-Mj, если Si , ,,7, О, n 1,3,5,...,

0

5

Ь

5

0

5

N,-M

и8

где j-0,1,2,..., z-1-номер зоны;. i 0,1,2,... - номер такта рабо-ты преобразовател  8; - соответственно значени  кода и знака напр жени  цифрового генератора 7 пилообразного сигнала, поступающих на первый вход арифметико-логи г ческого блока 8 через блок 6 пам ти и соответствующие моментам времени по влени  импульсов первого датчика 3 скорости (прохождени  меток кодового диска возле первого датчика 3 скорости);

значени 

кода и знака напр жени  цифрового генератора 7 пилообразного сигнала, поступающие на вторые входы арифметико-логического блока 8 через регистр 5 пам ти, и соответствующие моменты Времени по влени  импульсов второго датчика 2 скорости; код на третьем входе арифметико-логического блока 8, поступающий с второго выхода блока 4 функциональных преобразователей .

S. осуществл етс  схемой 13 сравнени ..В первом сумматоре 14 определ етс  разN j иЗ; -соответственно

М,., Сравнение знаков S; и

ность N; и N; ,. В блоке 15 инверторов происходит инверси  кода N . . В блоке 16 управл емых инверторов в - зависимости от знака разности N ; - N j- , (определ етс  состо нием выхода переполнени  первого сумматора) осуществл етс  или не осуществл етс  да- верси  кода .М (см. -(О и (2)).

На выходе второго сумматора 18 образуетс  код К(д-К,-,+М; или , |,r

Mj. Код на выходе цифрового коммутатора 17  вл етс  выходным кодом арифметико-логического блока 8. В зависимости от выходного сигнала схемы 13 сравнени  на выход цифрового коммутатора 17 передаетс  выходной сигнал первого сумматора 14 или второго сумматора 18.

Частотный дискриминатор 10 пред- назначен дл  сравнени  текучей частоты сигнала на первом входе (на выходе второго датчика 2 скорости) и заданной частоты сигнала датчика в зо- не, определ емой кодом на втором вхо де (на втором выходе блока 4).

Устройство работает следующим образом .

Груба  стабилизаци  скорости осуществл етс  путем сравнени  частот сигналов в частотном дискриминаторе 10 и воздействии разностным сигналом на электродвигатель 1 через первый вход усилител  12 мощности (выходной сигнал усилител  12 мощности опреде- л етс  суммой сигналов на.его входах: Канал грубой стабилизации скорости предназначен дл  поддержани  скорости в диапазоне работоспособности канала точной стабилизации, который работа- ет следующим образом. При вращении двигател  и движении меток кодового диска с датчиков скорости 2 и 3 снимаютс  сигналы. При по влении импульс ного сигнала на выходе первого датчи- З скорости производитс  запись состо ни  цифрового генератора 7 пилообразного сигнала в  чейку блока 6 пам ти, а при по влении импульсного сигнала на выходе второго датчика 2 скорости - запись состо ни  цифрового генератора (пилообразного сигнала) в регистр 5 пам ти и одновременное чте- ние из  чейки пам ти блока 6 состо ни  цифрового генератора 7 пилообраз- ного сигнала, соответствующего прохождению данной метки кодового диска через датчик 3. Выходные сигналы регистра 5 пам ти, блока 6 пам ти и блока 4 функциональных преобразова- телей 4 обрабатываютс  в ари4 1етико- логическом блоке 8. Уменьшению скорости электродвигател  1 относительно заданной соответствует положительньй код на выходе арифметико-логического блока 8, которьй далее через цифровой регул тор 9, цифроаналоговый преобразователь i1 и усилитель 12 мощности вызывает увеличение скорости электро-

двигател  1 и компенсацию возникшего отклонени  скорости. Аналогично увеличению скорости электродвигател  1 относительно заданной соответствует отрицательньш код на выходе арифметико-логического блока 8, который вызывает уменьшение скорости электродвигател  1. Изменение адреса дорожки на входе блока функциональных преобразователей , происход щее при движении позиционера по радиусу диска, вызывает соответствующее -изменение выходных кодов блока 4, функциональных преобразователей периода пилы цифрового генератора 7 пилообразного сигнала и далее скорости электродвигател  1.

Claims (2)

1. Устройство управлени  скоростью дискового носител  информации, содержащее последовательно соединенные между собой усилитель мощности и . электродвигатель посто нного тока с установленными на его валу дисковым носителем информации и кодовым диском первого и второго импульсных датчиков скорости вращени , в также пер- вьй и второй импульсные датчики скорости вращени , блок пам ти, регистр пам ти, цифровой генератор пилообразного сигнала, цифровой пропорциональ- но-интегральньш регул тор, частотньй дискриминатор и цифроаналоговьй преобразователь , причем выход первого датчика скорости соединен с первым управл ющим входом блока пам ти, выход второго датчика скорости соединен с вторым управл ющим входом блока пам ти, первым входом частотного дискриминатора и управл ющим входом регистра пам ти, выход цифрового генератора пилообразного сигнала.соединен с информационными входами блока пам ти и регистра пам ти, выход цифрового пропорционально-интегрального регул тора соединен через цифроаналоговый преобразователь с первым входом усилител  мощности, выход частотного детектора подключен к второму входу усилител  мощности, отличающеес  тем, что, с целью расширени  функциональных возмо з;остей устройства за счет обеспечени  возможности функционировани  в режиме псевдопосто нной линейной скорости вращени  носител , в него введены

б|лок функциональных преобразователей Ч арифметико-логический блок, а циф- фвой генератор пилообразного сигна- 4а вьтолнен управл емым, причем вход б|лока функциональных преобразователей Соединен с шиной адреса информационной дорожки, первый выход соединен с 1торым входом частотного дискриминатора , а второй выход соединен с в о- лом цифрового генератора пилообразно- I o сигнала и третьим входом арифмети- ио-логического блока, первый вход iioTOporo соединен с выходом регистра пам ти, а вт.орой вход соединен с выг. з1:одом блока пам ти, выход арифметико- логического блока соединен с входом цифрового пропорционально-интеграль- юго регул тора.

2. Устройство по п. 1, отли- чающеес  тем, что арифмети- jСО-логический блок состоит из одно- ;разр дной схемы сравнени , первого сумматора, блока инверторов, блока травл емых инверторов, цифрового соммутатора и второго сумматора, причем старший разр д первого входа Арифметико-логического блока подклю

0

5

чен к первому входу схемы сравнени , младшие разр ды - к входу блока инверторов , старший разр д второго входа арифметико-логического блока под- клочен к второму входу схемы сравнени , младшие разр ды - к перво; 1у входу первого сумматора, третий вход арифметико-логического блока подключен к информационному входу блока управл емых инверторов, выход схемы сравнени  соединен с управл ющим входом цифрового коммутатора, информационный выход первого сумматора соеди- . нен с первым информационным входом цифрового коммутатора и первым входом второго сумматора, вырсод переполнени  первого сумматора подключен к управл ющему входу блока управл емых инверторов , выход блока инверторов соединен с вторым входом первого сумматора , выход блока управл емых инверторов подключен к второму входу вто рого.сумматора, выход второго сумматора соединен с вторым информационньм входом цифрового коммутатора, выход которого  вл етс  выходом всего арифметико-логического блока.