SU1448398A1

SU1448398A1 - Генератор импульсной последовательности

Info

Publication number: SU1448398A1
Application number: SU874276216A
Authority: SU
Inventors: Марсиль Галимзянович Сабиров
Original assignee: Предприятие П/Я Р-6220
Priority date: 1987-04-23
Filing date: 1987-04-23
Publication date: 1988-12-30

Abstract

Изобретение может быть использовано в устройствах обработки информации , в частности в измерительной технике . Цель изобретени - расширение функциональных возможностей - достигаетс за счет того, что длительность и частота следовани выходных импульсов задаютс длительностью входного импульса. Генератор содержит сумматоры 1 и 15, компараторы 3 и 17, интеграторы 2 и 16, ключи 5-8 и 14, элемент ЗАПРЕТ 9, источник 10 опорного напр жени , злемент ИЛИ 11, триггеры 12 и 13, дифференцирующий элемент 4, входную шину 18. Введение сумматора 15, интегратора 16, компа-. ратора 17, триггеров 12 и 13, ключа 14 в генератор позвол ет получить длительность импульсов, равную длительности входного импульса ty, а п е- риод следовани импульсов, равный 2 t|. 2 ил. . СЛ

Description

e/off

13

ВыхЛ

4ib

00 Од

;о

00

Изобретение относитс к иьшульс- ной технике и может быть использова- во в устройствах обработки информации в частности в измерительной технике .

Цель изобретени - расширение функхшональных возможностей за счет задани длительностью входного импульса длительности и частоты следовани импульсов выходной последовательности .

; На фиг.1 представлена функциональ- Йа схема предлагаемого генератора;

первого 3 и второго 17 компараторов, неинвертируилцие входы которых соединены с общей шиной. Выход первого компаратора 3 соединен с вторым входом логического элемента ИЛИ I1 и с установочным входом второго триггера 13. Выход второго компаратора 17 соединен с пр мым входом логического элемента ЗАПРЕТ 9 и со сбрасывающим входом триггера 13.

Синхронизированный генератор работает следующим образом.

Пусть в произвольный момент време

на фиг.2 - временные диаграммы, по с-is ни на входную шину 18 поступает импульс амплитудой и и длительностью.

к ющие его работу.

Генератор содержит первый сумма- Top I, первый интегратор 2, первый Компаратор 3,дифференциру«нда1й эле- 1ент 4, первый 5, второй 6, третий 7,20 кающий первый 5 и второй 6 ключи. При четвертый 8 ключи, логический элемент этом первый 2 и второй 16 интеграто- SAIffET 9, источник 10 опорного напр жени , а также логический элемент ИЛИ 1, первый 12 и второй 13 тригге| ы , п тый ключ 14, второй сумматор 25 гический элемент ИЛИ 11, поступает на 15, второй интегратор 6, второй ком- устанавливающий вход первого тригге- паратор 17. Первый вход логического элемента ИЛИ И, запрещающий вход логического элемента ЗАПРЕТ 9, вход дифференцирующего элемента 4, первые 30 Входы первого 1 и второго 15 сумматоров подключены к входной шине 18.

Выходы логического элемента ИЛИ 1I - и логического элемента ЗАПРЕТ 9 подключены соответственно к устанорочно- 35 коэффициент передачи первого сумму и сбрасывающему входам первого матора 1, равным плюс I. Четвертьй триггера 12. Пр мой и инверсный выхо- ключ 8 остаетс разомкнутым, а коэф- да первого триггера 12 соединены с управл ющими входами третьего 7 и четвертого 8 ключей соответственно. 40 Второй вход первого сумматора 1 непосредственно , а второй вход второго сумматора 15 через п тый ключ 14 соединены с выходом источника 10 опорного напр жени . Управл ющие входы пер-45 ого I и второго 15 сумматоров соответственно через третий 7 и четвертый 8 ключи соединены с общей шиной.

ty (фиг.2а). С переднего фронта входного импульса на дифференцирующем элементе 4 форм1фуетс сигнал, замыры устанавливаютс в нулевое начальное состо ние (2б,в).

Входной и шyльc, проход через лора 12. В то же врем входной импульс запрещает прохождение сигнала через логический элемент ЗАПРЕТ 9 к сбрасывающему входу первого триггера 12. Первый триггер 12 устанавливаетс в единичное состо ние (фиг.2г).Сигнал с его пр мого выхода замыкает TpeTiril ключ 7, который устанавливает тем сафициент передачи второго сумматора 5 при этом равен минус 1. Во врем действи входного импульса п тый ключ 14 размыкаетс . В итоге на выходе первого сумматора 1 напр жение U равно

и,

Е + и

ь

где Е - напр жение на выходе источника 10 опорного напр жени . Напр жение на выходе второго сумматора 15 и равно

Выходы первого I и второго 15 сумматоров подключены к входам первого 2 и второго 16 интеграторов, установочные входы которых соответственно через первый 5 и второй 6 ключи соединены с общей шиной. Управл ющие входы первого 5 и второго 6 ключей под- ключены к выходу дифференцирующего элемента 4. Выходы первого 2 и второго 16 интеграторов подключены соответственно к инвертирукщим входам

кающий первый 5 и второй 6 ключи. При этом первый 2 и второй 16 интеграто-

ty (фиг.2а). С переднего фронта входного импульса на дифференцирующем элементе 4 форм1фуетс сигнал, замыкающий первый 5 и второй 6 ключи. При этом первый 2 и второй 16 интеграто-

ры устанавливаютс в нулевое начальное состо ние (2б,в).

Входной и шyльc, проход через логический элемент ИЛИ 11, поступает на устанавливающий вход первого тригге-

коэффициент передачи первого сумматора 1, равным плюс I. Четвертьй ключ 8 остаетс разомкнутым, а коэф-

ра 12. В то же врем входной импульс запрещает прохождение сигнала через логический элемент ЗАПРЕТ 9 к сбрасывающему входу первого триггера 12. Первый триггер 12 устанавливаетс в единичное состо ние (фиг.2г).Сигнал с его пр мого выхода замыкает TpeTiril ключ 7, который устанавливает тем коэффициент передачи первого сумматора 1, равным плюс I. Четвертьй ключ 8 остаетс разомкнутым, а коэф-

фициент передачи второго сумматора 5 при этом равен минус 1. Во врем действи входного импульса п тый ключ 14 размыкаетс . В итоге на выходе первого сумматора 1 напр жение U равно

коэффициент ора 1, равным ч 8 остаетс

и,

Е + и

ь

Ul -Un,.

Таким образом, в течение времени действи входного импульса первый интегратор 2 интегрирует напр жение U (фиг.26), а второй интегратор 16 - напр жение (фиг.2в). На выходе первого компаратора 3 напр жение при, этом соответствует О (фиг.2е), а на выходе второго компаратора 17 . 31448398

(фиг.2ж). Второй триггер 13 сбро 1

шен, сигнал на выходе генератора соответствует О (фиг.2д).

К моменту окончани входного импульса на выходе первого интегратора 2 напр жение достигает значени U

и,

и,- t4 Е + ,

t

ы

где

-Л посто нна времени первого интегратора 2.

Напр жение на выходе второго интегратора 16 достигает значени U

Ul-t4.

-и.

D,

2

- А-где

1, - посто нна времени второго интегратора 16.

После окончани входного импульса сигнал с выхода второго компаратора 17 проходит через логический элемент ЗАПРЕТ 9 и сбрасывает первый триггер 12. При этом третий ключ 7 размыкаетс , а четвертый ключ 8 замыкаетс . Соответственно измен ютс на противоположные коэффициенты передачи первого 1 и второго 15 сумматоров. П тый ключ 14 замыкаетс . В итоге напр жение на выходе первого сумматора 1 равно минус Е, а на выходе второго сумматора 15 - плюс, Е. Таким образом, напр жение на выходах первого 2 и второго 16 интеграторов после окончани входного импульса начинают мен тьс в противоположных к предьщу- пщм напр жени м (фиг.26, в).

Врем , за которое напр жение на выходе первого интегратора 2 уменьшаетс до нул , определ етс из услоВИЯ

и.

1;Г

0.

Подставив в выражение (3) выражение (1), получаем

Е + и,

E-t

7

О,

отсюда

t t , + t

Urn

За это врем напр жение на выходе второго интегратора 16 возрастает до значени Uj

E-t

и,

и, +

(5)

10

15

,

20

25

30

35

40

45

50

55

Подставив в выражение (5) выражени (2) и (4), получаем

г. b l

и.

U,,,.t4

(6)

,,,- 4.

1 1.

После перехода напр жени на выходе первого интегратора 2 через нуль на выходе первого компаратора 3 по вл етс сигнал, соответствую1ций 1 (фиг.2е). Этот сигнал устанавливает первый 2 и второй 13 триггеры в единичное состо ние (фиг.2 г,д). Соответственно на противоположные мен ютс коэффициенты передачи первого 1 и второго 15 сумматоров. Напр жени на выходах первого 2 и второго 16 интеграторов начинают мен тьс в противоположных и предыдущем направлени х (фиг.2б,в).

Дпительность этого состо ни генератора продолжаетс до тех пор, пока напр жение на выходе второго интегратора 16 не достигнет нул (фиг.2ж). Это врем определ етс из услови

и 5 - -Ц Q (7 ч

Подставив в выражение (7) выражение (6), получаем

t ty.

За это врем напр жение на выходе первого интегратора 2 достигает значени

т, ,

- е - ,

Далее происходит сброс первого 12 и второго 13 триггеров, измен ютс на противоположные коэффициенты передачи первого 1- и второго 15 сумматоров . Таким образом генератор переходит в автоколебательный режим. При этом длительность импульсов на выходе генератора равна длительности входного импульса t, а период следовани равен 2ti,.

Анализ выражени (4) показывает, что при посто нной длительности входных импульсов задержка выходной последовательности линейно зависит от амплитуды входных импульсов.

Таким образом, длительность и частоту следовани импульсов выходной последовательности генератора можно задать длительностью одиночного входного импульса. Так как длительность импульсов выходной последовательноети равна длительности входного импульса , генератор можно использовать как устройство задержки одиночного импульса с возможностью периодического его повторени . Все это достигаетс за -счет введени в генератор логического элемента ИЛИ, двух триггеров , ключа, сумматора, интегратора и компаратора и новых св зей. В ре- зультате функциональные возможности синхронизированного генератора по сравнению с прототипом расшир ютс .

Claims

Формула изобретени

Генератор импульсной последовательности , содержащий первый сумматор , первый интегратор, первый компаратор , четыре ключа, логический элемент ЗАПРЕТ и источник опорного на- пр жени , причем вход дифференцирующего элемента и первый вход первого сумматора подключены к входной шине, а второй вход первого сумматора подключен к выходу источника опорного напр жени , управл ющие входы первог и второго ключей подключены к выходу дифференцирующего элемента, один вывод первого ключа соединен с установочным входом первого интегратора, отличающийс тем, что, с целью расширени функциональных возможностей за счет задани дпительнос тью входного импульса длительности и частоты следовани импульсов выход- ной последовательности, в него введены логический элемент ИЛИ, первый и второй триггеры, п тый ключ, второй сумматор, второй интегратор и

5

0 5 0 g

второй компаратор, причем первый и второй сумматоры выполнены со знако- . переменным коэффициентом передачи, управл ющие входы которых соответственно через третий и четвертьй ключи соединены с общей шиной, первый вход второго сумматора, управл ющий вход п того ключа, первый вход логического элемента ИЛИ и запрещающий вход логического элемента ЗАПРЕТ подключены к входной шине, второй вход второго сумматора через п тый ключ соединен с выходом источника опорного напр жени , один вывод второго ключа соединен с установочным входом второго интегратора, а вторые выводы первого и второго ключей и неинверти- рующие входы первого и второго компаf

раторов подключены к общей шине, выходы логических элементов ИЛИ и ЗАПРЕТ подключены соответственно к установочному и сбрасывающему входам первого триггера, пр мой и инверсньш выходы которого подключены соответственно к управл ющим входам третьего и четвертого ключей, выход первого компаратора соединен с вторым входом логического элемента ИЛИ и с установочным входом второго триггера, выход второго компаратора соединен с пр мым входом логического элемента ЗАПРЕТ и со сбрасывающим входом второго триггера, выход которого одновременно вл етс выходом генератора, выходы первого и второго сумматоров соединены с инвертирующими входами первого и второго компараторов через первый и второй интеграторы соответственно.

V/