SU1429317A1

SU1429317A1 - Синхронный делитель частоты

Info

Publication number: SU1429317A1
Application number: SU864099300A
Authority: SU
Inventors: Владимир Иванович Мяснов
Original assignee: В.И. М снов
Priority date: 1986-08-01
Filing date: 1986-08-01
Publication date: 1988-10-07

Abstract

Изобретение относитс к импульсной технике и может быть использовано , например, при построении хро- низаторов, цифровых -синхронизаторов частоты и электромузыкальных инструментов . Целью изобретени вл етс увеличение коэффициента делени при сохранении быстродействи . Синхронный делитель частоты содержит шесть 1К-триггеров 1-6, четыре элемента И 7-10, входную шину 11 и шину 12 сброса. В описании изобретени привод тс логические уравнени дл I- и К-входов всех 1К-триггеров, опре- дел кицие работу синхронного делител частоты, выполненного по предложенной сх еме. Заданаемьй уравнени ми режим работы повтор етс через кажцые тридцать п ть входных импульсов, поступающих по шине 11. 1 ил. о: с

Description

j Изобретение относитс к импульсной технике и может быть использовано, например, при построении хронизато- рЬв, цифровых синхронизаторов часто- ты, электромузыкальных инструментов.

Цель изобретени - увеличение коэффициента делени при сохранении бы- сНгродействи ,

Г На чертеже приведена электрическа д функциональна схема делител частоты.

Синхронный делитель частоты содер- ф|т первый-шестой 1К-триггеры 1-6, йервый-четвертый элементы И 7-10, ; ходнук) шину 11 и шину 12 сброса, соединены соответственно с С- и R-входами всех 1К-триггеров 1-6, Инверсный выход шестого Ш-триггера 6 роединен с первым входом первого зле- 1мента И 7, выход которого соединен 20 |с 1-входом п того 1К-триггера 5, второй вход - с. первым входом второго элемента И 8, выход которого подключен к К-входу п того 1К-триггера 5, с первым входом четвертого элемента 25 И 10, выход которого подключен к 1- и К-входам шестого 1К-триггера 6, с К-входом третьего 1К-триггера 3 и с инверсным выходом четвертого 1К-триг- гера 4, третий вход четвертого эле- JQ мента И 10 соединен с пр мым выходом первого 1К-триггера 1, инверсный выход которого подключен к первому входу третьего элемента И 9, и с 1- и К-вхо- дами второго 1К-триггера, пр мой выход которого соединен с вторым входом третьего элемента И 9, выход которого подключен к К-входу четвертого 1К- триггера 4, и с 1-входом третьего IK- триггера 3, пр мой выход которого соединен с вторым входом второго и с третьим входом третьего элементов И 8 и 9, пр мой выход п того 1К-триг- гера 5 соединен с 1-входом четвертого 1К-триггера 4, пр мой выход которого - соединен с 1-входом первого 1К-триг- 1, К-вход которого соединен с вшной логической единицы.

35

40

..

При указанной схеме соединени элементов синхронного делител частоты логические уравнени дл I- и К- входов всех его 1К-триггеров 1-6 следующие: 1, Q4; 1а QI 3 S 2

1 Q4Qe; 1б. Q.QAQS;

к, 1 К . Ь К

- ,; KS Q3Q4i u 6 Работа синхронного делител частоты , определ ема логическими ypaBHej;

д .

з 20 25 JQ о - -

35

40

50

„

55

ни ми дл I- и К-входов 1К-триггеров 1-6, происходит в следующем пор дке. .

По сигналу Сброс на шине 12 IK- триггеры 1-6 устанавливаютс в исходное (нулевое) состо ние, после чего состо ни их выходов равны Q О ; Q 0; Q, 0; Q4 0; Q 0;-Q Ot

На основании логических уравнений дл I- и К-входов 1К-триггеров 1-6 состо ни 1- и К-входов следующие: I. Q4 0; ij Q, « 0; I, Q., 0; I « QS 0; ly 1; K, Г; Кг I 0; K, Q. 1 ; K, - 0; Ky Q,Q4 0; I Q-. 0, K I 0Поскольку lK-триггер no последу- . гацему входному и Iпyльcy на шине 11 при I О и К О не измен ет своего состо ни , при I 1 и К 1 переключаетс в противоположное состо ние , при 1 состо ние логической единицы, а при I О и К « « 1 - в состо ние логического нул , то по первому входному импульсу на шине 11 только 1К-триггер 5 переклкз- чаетс в состо ние логической единицы , а остальные 1К-триггеры 1-6 не измен ют своего нулевого состо ни i 1: Q, 0; Q, 0; Qj 0; Q Oj Qg 15 Q О, где i - номер входного импульса (номер такта).

Измен етс и состо ние входов: I, 0; 1 0; I 0; Ц 1; 1 -. 1; Ig О, К, 1; К,, 0; К 1; К 0; Kg 0; К 0.

В результате по второму импульсу на шине 11 устройство переходит в свое второе состо ние, которое характеризуетс следующими значени ми выходов и входов: i 2: Q, 0; Q 0; Q, 0; Q 1; Q 1; Q 0; I, 1; I 0; 1, 0; I, 1; i 0; le 0, K 1: Xa 0; Kj 0; K4 0; .

В третьем такте IK-триггеры 1-6 предлагаемого устройства переключаютс в состо ни : i 3; Q, 1; Q 0; Q 0; Q 1; Q,- 1; Q Q.

Рассматрива и далее таким же о б- разом работу синхронного делител частоты, получают все значени состо ний его выходов и входов при всех i, где i 0-34.

По окончании 34-го такта IK-триггеры 1-6 устройства возвращаютс в исходное (нулевое) состо ние: Q, 05 Qi 0; О, 0; Q 0; Q - 0.

Q. o314

На этом заканчиваетс цикл работы синхронного делител частоты, далее его работа повтор етс через каждые 35 входных импульсов, поступающих по шине 11.

Claims

Формула изобретени

U

Синхронный делитель частоты, содержащий первый, второй, третий, чет- вертый и п тый 1К-триггеры, С- и R- входы которых соединены соответственно с входной шиной и с шиной сброса , первый элемент И, выход которого соединен с 1-входом п того 1К-триг- гера, второй элемент И, первый вход которого соединен с инверсньш выходом четвертого 1К-триггера, К-вход которого соединен с выходом третьего элемента И, первый вход которого сое- динен с инверсным выходом первого 1К-триггера, пр мой выход которого соединен с 1-входом второго 1К-триг- гера, и четвертый элемент И, отличающийс тем, что, 1 с целью увеличени коэффициента делени в него введен шестой 1К-триггер, Си R-входы которого соединены соответственно с входной шиной и с шиной сброса, инверсный выход - с первым входом первого элемента И, второй вход которого соединен с инверсным выходом четвертого 1К-триггера, с первым входом четвертого элемента И, выход которого подключен к I- и К-вхо- дам шестого 1К-триггера, и с К-входом третьего 1К-триггера, 1-вход которого соединен с пр мым выходом второго 1К-триггера, и С вторым входом третьего элемента И, третий вход которого соединен с пр мым выходом третьего IK- триггер и с вторым вход ом второго элемента И, выход которого соединен с К-входом п того 1К-триггера, инвер- сный выход которого соединен с вторым входом четвертого элемента И, пр мрй выход - с 1-входом четвертого IK- триггера, пр мой выход которого соединен с 1-входом первого 1К-триггера, К-вход которого соединен с шиной логической единицы, пр мой выход - с К-входом второго 1К-триггера и с третьим входом Четвертого элемента И.