SU1429173A1

SU1429173A1 - Аналоговое запоминающее устройство

Info

Publication number: SU1429173A1
Application number: SU874189487A
Authority: SU
Inventors: Виктор Алексеевич Королев; Борис Владимирович Михайленко; Валерий Алексеевич Цыганков
Original assignee: Московский Инженерно-Физический Институт
Priority date: 1987-01-30
Filing date: 1987-01-30
Publication date: 1988-10-07

Abstract

Изобретение относитс к электронной технике и может быть использовано в приборах дл обработки или преобразовани аналоговой информации. Цель изобретени - повьппение точности , стабильности и быстродействи устройства . Поставленна цель достигаетс за счет устранени вли ни коммутации ключевого элемента на утечку зар да с запоминающего элемента (уменьшение погрешности запоминани ) и устранени токов утечки ключевого элемента (уменьшение погрешности хранени ) . Быстродействие устройства по- вьш1аетс за счет малого времени коммутации токовых переключателей и использовани запоминающего элемента меньшей емкости. 1 ил. СЛ

Description

Изобретение относитс к электронной технике и может быть использовано в приборах и узлах дл обработки или преобразовани аналоговой информации

Целью изобретени вл етс повьпие- ние точности, стабильности и быстродействи устройства.

Ца чертеже показано аналоговое запоминающее устройство.

Устройство содержит преобразователь 1 напр жени в ток, чейку 2 пам ти, элементы 3 и 4 обратной св зи на резисторах,ключевой элемент 5., ограничительные элементы 6 и 7, первый, второй, третий и четверт1;1й бипол рные транзисторы 8-11 ключевого элемента 5, первую и вторую шины 12 и 13 питани и входы 14 и 15 управлени устройства .

Ячейка 2 пам ти содержит операционный усилитель 16 и накопительньй элемент 17 на конденсаторе, обкладки которого подключены соответственно к инвертирующему входу и выходу операционного усилител , неинвертирукмций вход которого подключен к шине нулевого потенциала.

Устройство работает следующим образом .

В режиме Выборка транзисторы 9 и 10 элемента 5 открыты и через них течет сквозной ток преобразовател 1, задаваемый элементами 3 и 4, базы транзисторов 9 и 10 заземлены, а коллекторы наход тс под потенциалом виртуального нул , поэтому разность потенциалов между коллектором и базой у этих транзисторов равна напр жению смещени нул усилител 16 и близка к нулю. При перекоде устройства в состо ние Хранение провод т ток транзисторы 8 и 11. При этом переключении транзисторы 9 н 10 закрываютс по цепи эмиттера.

Таким образом, при коммутации разность потенциала между коллектором и базой не мен етс и остаетс равной нулю, следовательно, паразитна утечка зар да с элемента 17 через эти емкости не происходит. Изменение раз- норти потенциалов между заземленными базами и эмиттерами транзисторов .также не вызьгоает паразитной зар да с элемента 17, поскольку токи перезар дки емкостей эмиттерных переходов замыкаютс через корпусной провод и не протекают в цепи зар да элемента 17. Паразитна утечка зар да на элементе 17 возникает за счет изменени потенциалов между коллекторами и эмиттерами трензисторов 9 и 10. Однако емкость коллектор - эмиттер имеет чисто конструктивную природу и, следовательно, не зависит ни от режима работы транзистора, ни от темпера0 туры. К тому же из-за парафазного изменени потенциалов на эмиттерах транзисторов 9 и 10 при переключении происходит частична (из-за неравенства емкостей коллектор - эмиттер тран5 зисторов 9 и 10) компенсаци паразитной утечки зар да с элемента 17. Таким образом достигаетс минимизаци ошибки запоминани . I

0 -При запертом состо нии транзисторов потенциалы всех трех электродов каждого из транзисторов близки к ну лю, при точном равенстве нулю этих . потенциалов токи через транзисторы

5 отсутствуют. Поэтому утечка через запертые транзисторы вызываетс лишь малыми остаточными потенциалами на эмиттерах транзисторов 9 и 10 и напр жением смещени нул элемента 17.

Q Таким образом достигаетс минимизаци ошибки хранени .

Claims

Формула изобретени

I

Аналоговое запоминающее устройство , содержащее преобразователь напр жени в ток, чейку пам ти, первьй и вторрй элементы обратной св зи на резисторах , первые выводы которых подключены к входу преобразовател напр жени в ток, второй вьгеод резистора первого элемента обратной св зи вл етс информационным входом устройства , второй вьгоод резистора второго элемента обратной св зи подключен к выходу чейки пам ти и вл етс информационным выходом устройства, первый выход формировател напр51жени в ток подключен к первой шине питани устройства, отличающеес тем, что, с целью повьш1ени точности, стабильности и быстродействи устройства, в него введены ключевой элемент на первом, втором, тьем и четвертом бипол рных транзис- 5 торах, первый и второй ограничительные элементы, первые выводы которых подключены к шине нулевого потенциала , вторые выводы подключены соответ5

0

5

0

314

ственно к базам первого и четвертого транзисторов ключевого элемента и вл ютс соответственно первым и вторым входами управлени парафазными сигналами устройства, эмиттеры первого и второго транзисторов ключевого элемента подключены к второму выходу преобразовател напр жени в ток, эмиттеры третьего и четвертого тран- зисторов ключевого элемента подключены к третьему выходу преобразовател напр жени в ток, коллектор первого транзистора ключевого элемента, пер

3

-V

вьш вход управлени стабилизацией чейки пам ти, четвертый выход преобразовател напр жени в ток подключены к второй шине питани устройства , коллектор четвертого транзистора, второй вход управлени стабнпизацией чейки пам ти подключены к первой шине питани устройства, базы второго и третьего транзисторов ключевого элемента подключены к первому инфор - мационному входу чейки пам ти, а их коллекторы подключены к второму информационному входу чейки пам ти.

-f/

nutn