SU1425724A1

SU1425724A1 - Аналоговый интегратор

Info

Publication number: SU1425724A1
Application number: SU874197382A
Authority: SU
Inventors: Сергей Васильевич Архипов
Original assignee: Предприятие П/Я Ю-9270
Priority date: 1987-02-23
Filing date: 1987-02-23
Publication date: 1988-09-23

Description

(21)4197382/24-24

(22)23.02.87

(46) 23.09.88. Бюл. № 35

(72) С.В. Архипов

(53) 681.335(088.8)

(56) Патент США № 3584209,

кл. G 06 G 7/18, 1971.

Ноултон. Точный интегратор с не- прерывньм сбр осом V - Электроника, 1972. № 18, с. 61.

(54) АНАЛОГОВЫЙ ИНТЕГРАТОР (57) Изобретение относитс к измери-. тельной и аналоговой вычислительной технике, предназначено дл получени периодической последовательности значений интеграла аналогового сигнала на заданном интер вале интегрировани и может быть использовано, например , дл накоплени аналогового сигнала при вьщелении сигнала из

4 Ю

сл 1 ю

4;:

шума. Целью изобретени вл етс повышение точности интегратора. Интегратор содержит интегрирующий блок 1, коммутатор 2, шину тактовой частоты 3, схемы выборки-хранени 4, 5 и 6, инвертор 7, блок сложени 8, блок вычитани 9, счетные триггеры 10 и 11, одновибраторы 12, 13 и 14, элемент задержки 15. Цикл интегрировани занимает два периода тактовой частоты. В первом такте коммутатор 2

1

- Изобретение относитс к измерительной и аналоговой вычислительной технике и может быть использовано, например, дл накоплени аналогового сигнала при выделении сигнала из 5 шума.

Цель изобретени - повышение точности интегратора.

На чертеже представлена блок-схема аналогового интегратора.10

Интегратор содержит интегрирующий блок 1, коммутатор 2, шину 3 тактовой частоты, схемы 4-6 выборки-хранени , инвертор 7, блок 8 сложени и блок 9 вычитани , счетные триггеры 15 10 и 11, одновибраторы 12-14, элемент 15 задержки.

Интегратор работает следуквдим образом .

Цикл интегрировани занимает два 20 периода (такта) тактовой частоты f

на шине 3. В первом такте коммутатор, 2 подключает вход интегратора к пер- вому входу интегрирук цего блока 1

посредственно, а во втором - через вертор 7. Таким образом, в первом

и :(:t)U(t.,+T)U«fkt -%

а

Одновременно триггер 10 переключает коммутатор 2, и напр жение на

U(t)-U(),

U(,+k(T+t)-U

t

J Ue,(t)dt

-te-t-T

подключает вход интегратора к перво- му входу интегрирующего блока непосредственно , а во втором - через инвертор 7. Напр жение на выходе интегратора равно интегралу от входного сигнала за врем , равное двум периодам тактовой частоты, и не зависит в первом приближении от дрейфа операционного усилител и от начальной установки интегрирующего блока. 1 ил.

5

10

15 т

20

25

U(t)U, и

ОС

t -%

такте цикла интегрировани сигнал U(t) на выходе блока 1 измен етс по закону

i (u,,(t)dt-ljU dtH-kt,

где UQ - напр жение на выходе блока 1

в конце предьщущего цикла; , г

t - момент начала текущего цикла; - напр жение обратной св зи на

втором входе блока 1, а член kt в первом приближении описывает дрейф операционного усилител . Значение U. , равное 1/2(),- не мен етс в течение цикла интегрировани , поэтому можно записать

t

)U,-kt - и,, - j Ujt)dt.

о

Через врем Т. 1/f триггер 10 запускает одновибратор 12 и перва схема 4 выборки-хранени запоминает значение

а

- ij ..

л

(t)dt.

выходе блока 1 начинает измен тьс по закону

t-tp-T

.r

J

.,

io+T

Ujt)dt

Jv

В конце второго такта триггер 11 и с некоторой задержкой триггер 10 переход т в исходное состо ние, запуска одновибраторы 1 3 и 1 4 . При этом треть схема 6 выборки-хранени запоминает напр жение U, го хранилось во второй ки-хранени , а эта пос запоминает сигнал конц ла, равный г.+т

(t,+2T)U,+2kT-24,, - j U,(t)dt +

I I j.

J

и (t)dt,

ox

iefT

Таким образом, на выходе блока 8 сложени , реализующего функцию Ugj 1/2(Uj + Uj), по окончании циклаJ5 интегрировани получают напр жение обратной св зи дл следующего цикла интегрировани ,, равное

Т 1 U.-fkT - и

21:,

jujOdt 20

Г 1

-J .

J

а на выходе блока 9 р жение

вычитани - напt« 2T

нала на выходе интегри равна нулю, а при раз ной св зи (cj 00 ) д возможной работу схемы ние ограничено погр грировани , которую вн этой .величины вследств коэффициента усилени усилител .

Claims

Формула изоб Аналоговьй интеграт 25 двухвходовой интегриру схемы выборки-хранени щийс тем, что, с ни точности интеграто дены треть схема выбо два. счетных триггера, тора, блоки сложени и элемент задержки, инве тор, первый информацио рого непосредственно, инвертор соединены с в тора, выход коммутатор первому входу двухвход рующего блока, второй соединен с выходом бло выход подключен к инфо дам первой и второй сх нени , вход первого сч через элемент задержки ной тактовой частоты, подключен к управл юще мутатора и через первы к управл ющег у входу п выборки-хранени , выхо динен с первым входом выход которого вл етс гратора, а второй вход ходу блока сложени , и первого счетного тригг рой одновибратор подкл

ьь., 1 в.

Отсюда видно, что напр жение на выходе интегратора равно интегралу от входного сигнала за врем , равное двум периодам тактовой частоты, и не зависит в первом приближении от дрейфа операционного усилител и от начальной установки интегрирующего блока.

Обратна св зь с выхода блока 8 сложени на второй вход интегрирующего блока 1 обеспечивает работу интегрирующего блока в оптимальном диапазоне выходных йапр жений. Критерием оптимальности здесь служит условие близости к нулю одной из границ диапазона; Эта граница, определ етс значением напр жени Uj в i-м цикле интегрировани . Учитьша , что Uj, U2 , а Uoc f 1/2(112 + u), можна записать дл и :

U,Uo 1

-Ът

(/i

-(ur +u )+2kT j и,, (t)dt - j u,(t)dt

Lt,.

В стационарном режиме- при UexCt)

50

Формула изобретени Аналоговьй интегратор, содержащий 25 двухвходовой интегрирующий блок, две схемы выборки-хранени , отличающийс тем, что, с целью повышени точности интегратора, в него вве-: дены треть схема выборки-хранени , два. счетных триггера, три одновибра- тора, блоки сложени и вычитани , элемент задержки, инвертор -и коммутатор , первый информационный вход которого непосредственно, а второй через инвертор соединены с входом интегратора , выход коммутатора подключен к первому входу двухвходового интегрирующего блока, второй вход которого соединен с выходом блока сложени , а выход подключен к информационным входам первой и второй схем выборки-хранени , вход первого счетного триггера через элемент задержки соединен с щи- ной тактовой частоты, пр мой выход подключен к управл ющему входу коммутатора и через первый одновибратор - к управл ющег у входу первой схемы выборки-хранени , выход которой соединен с первым входом блока вычитани , выход которого вл етс выходом интегратора , а второй вход подключен к выходу блока сложени , инверсный выход первого счетного триггера через второй одновибратор подключен к управл юconst интегралы в квадратных скоб- щему входу второй схемы выборки-хране . в; л. тт - 7т1 TjTjcr Tat. Vi -«/-IQ TTTJUQ tr / гтлпти-Л/

ках равны между coбoй а U2 Uz

т -г

Ulj, поэтому имеют U k tj

Отсюда видно, что в отсутствие дрейфа (k 0) граница диапазона сигни , выход которой соединен с первым входом блока сложени и информационным входом третьей схемы выборки-хранени , выход которой подключен к вто-

минает напр жение U, которое до этого хранилось во второй схеме 5 выборки-хранени , а эта последн схема запоминает сигнал конца текущего цикла , равный г.+т

,, - j U,(t)dt +

нала на выходе интегрирующего блока 1 равна нулю, а при разорванной обратной св зи (cj 00 ) дрейф делает невозможной работу схемы. Снизу значение ограничено погрешностью интегрировани , которую вносит уменьщение этой .величины вследствие конечности коэффициента усилени операционного усилител .

0

0

5

Формула изобретени Аналоговьй интегратор, содержащий 5 двухвходовой интегрирующий блок, две схемы выборки-хранени , отличающийс тем, что, с целью повышени точности интегратора, в него вве-: дены треть схема выборки-хранени , два. счетных триггера, три одновибра- тора, блоки сложени и вычитани , элемент задержки, инвертор -и коммутатор , первый информационный вход которого непосредственно, а второй через инвертор соединены с входом интегратора , выход коммутатора подключен к первому входу двухвходового интегрирующего блока, второй вход которого соединен с выходом блока сложени , а выход подключен к информационным входам первой и второй схем выборки-хранени , вход первого счетного триггера через элемент задержки соединен с щи- ной тактовой частоты, пр мой выход подключен к управл ющему входу коммутатора и через первый одновибратор - к управл ющег у входу первой схемы выборки-хранени , выход которой соединен с первым входом блока вычитани , выход которого вл етс выходом интегратора , а второй вход подключен к выходу блока сложени , инверсный выход первого счетного триггера через второй одновибратор подключен к управл ю0

5

TjTjcr Tat. Vi -«/-IQ TTTJUQ tr / гтлпти-Л/

ни , выход которой соединен с первым входом блока сложени и информационным входом третьей схемы выборки-хранени , выход которой подключен к вто-

5U257246

рому входу блока сложени , а управ- счетного триггера, вход которого под- л к ций вход через третий одновибратор ; ключей к шине тактовой частоты инте- соединен с инверсным выходом второго гратора.