SU1401418A2 - Устройство дл автоматического контрол интегральных схем - Google Patents

Abstract

Изобретение относитс  к электронной технике и служит дл  повьппе- ни  быстродействи  допускового контрол  входного тока КМОП-структур. Устройство содержит задатчик 1 кодов и кома1Щ, источник 2.опорного напр жени , программируемьй источник 3 напр жени , повторители 4 и 15, измерительный резистор 5, коммутатор 6, блок 7 подключени  и источник 8 граничных значений. Кроме того, устройство включает инвертор 9, сумматор 10, компаратор 11, суммирующий резистор 12, инвертирующий усилитель 14, резистор 17 обратной св зи, ключи 18 и 19 и запоминающий конденсатор 20. Введение блока 22 запуска, блока 23 оптимизации контрол  и образование новых функциональных св зей обеспечивают возможность проведени  контрольных замеров при неустановившемс  режиме работы измерительной цепи, т.е. при разделении теста контрол  тока на три подтеста и разбраковке большей части интегральных схем (99%) на первом подтесте. 3 ил. с (Л

Description

ES

розрешемае

{Детм

, WIMff

гг

OHffJita

00

гз

14)

Изобретение относитс  к электронной технике и может быть использовано дл  контрол  параметров интегральных схем, в частности дл  допускового контрол  статических параметров интегральных схем КМОП-структур,и  вл етс  усовершенствованием устройства по авт. св. fP 1145311.

Цель изобретени  - повышение быст- родействи  допускного контрол  входного тока КМОП-структур за счет проведени  контрольных замеров при неуставившемс  режиме работы измерительной цепи.

На фиг.1 представлена блок-схема устройства; на фиг.2 - функциональна  схема блока запуска-, на фиг.З - функциональна  схема блока оптимизации контрол .

Устройство дл  автоматического контрол  интегральных схем содержит за,датчик 1 кодов и команд, источник 2 опорного напр жений, программируемый источник 3 напр жени , первый повто-

ритель 4, измерительный резистор 5, коммутатор 6, блок 7 подключени , источник 8 граничных значений, инвертор 9, сумйатор 10, компаратор 11, суммирующий резистор 12, объект 13 контрол , инвертирующий усилитель 14, второй по вторитель 15, входной резистор 16, резистор 17 обратной св зи, первый 18 и второй 19 ключи, запоминающий ковденсатор 20, общую шину 21, блок 22 запуска и блок 23 оптимизации контрол .

Первый выход задатчика 1 кодов и команд через источник 2 опорного напр жени  соединен с входом источника В граничных значений и с входом про- граммируем ого источника 3 напр жений, первый выход которого соединен с первым выводом измерительного резистора 5, второй вывод которого через последовательно соединенные первый ключ 24 коммутатора 6 и первый ключ 27 блока 7 подключени  соединен с клеммой дл  подключени  выводов объекта 13 контрол , котора  через последовательно соединенные второй ключ 28 блока 7 подключени  и второй ключ 25 коммутатора 6 соединена с входом повторител  4, выход которого соединен с вторым входом программируемого ИСТОЧНИ-

ка 3 напр жени  и через инвертор 9 с первым входом сумматора 10, второй вход которого соединен с выходом программируемого источника 3 напр жени .

управл ющий вход которого соединен с вторым выходом задатчика 1 кодов и команд, третий, четвертьп4, п тый и шестой выходы которого соединены с управл ющими входами соответственно измерительного резистора 5, коммута- TOipa 6, блока 7 подключени  и источника 8 граничных значений, выход которого соединен с первым входом компаратора 11, второй вход которого соединен с выходом сумматора 10 и чере входной резистор 16 с входом инвертирующего усилител  14, выход которого соединен с первым выводом первого ключа 18, второй вывод которого соединен с входом повторител  15 и чере запоминающий конденсатор 20 с общей шиной 21.

Выход повторител  15 соединен с первым выводом ключа 19 и через резистор 17 обратной св зи с входом инвертирующего усилител  14, седьмой и восьмой выходы задатчика 1 кодов и команд - с управл н цими входами соответственно первого ключа 18 и второг ключа 19, второй вьшод которого чере суммирующий резистор 12 соединен с третьим входом коммутатора 11, выход которого соединен с выходом устройства и с первым входом задатчика 1 кодов и команд, дев тый выход которого соединен с первым входом блока 23 оптимизаи;ии контрол .

Дес тый, одиннадцатый и двенадца- тьй выходы задатчика 1 кодов и команд соединены соответственно с первым , вторым и третьим входами блока 22 запуска, первый и второй выходы которого соединены соответственно с вторым и третьим входами задатчика 1 кодов и комавд, четвертый вход которого соединен с третьим выходом блока 22- запуска и с вторьм входом блока 23 оптимизации контрол , выход которого соединен с четвертым входом блока 22 запуска, четвертый выход которого соединен с третьим входом блока 23 оптимизации контрол .

Коммутатор 6 содержит первые 24 и вторые 25 ключи, резистор 26 предназначен дл  передачи испытательного напр жени  на соответствующие входы блока 7 подключени .

Блок 7 подключени  содержит первые 27 и вторые 28 ключи.

Источник 8 граничных значений содержит усилитель 29, резистор 30 и 31 и предназначен дл  выработки нап-

3 1

р жени , соответствующего гра)ичному значению пол  допуска контролируемого тока.

Инвертор 9 содержит усилитель 32

Т1 и равные по величине резисторы 33

и 34,

Сумматор 10 содержит усилитель 35 резистор 36 обратной св зи и суммирующие резисторы 37 и 38.

Компаратор 11 содержит усилитель 39, резисторы 40 и 41 и предназначен дл  сравнивани  входных напр жений.

Программируемый источник 3 напр жени  содержит инвертирующий усили- тель 42, резисторы 43 и 44 и предназначен дл  выработки испытательног напр жени .

Блок 22 запуска содержит формирр ватель 45 импульса разрешени , триг- гер 46 разрешени  повторени  тестов, формирователь 47 счетных импульсов, элемент ИЛИ 48, формирователь 49 импульсов сброса и пуска следующего теста и служит дл  выработки сигнала Разрешени  повторени  теста, по которому без изменени  номера теста осуществл етс  допусковый контроль, т.е. осуществл етс  пуск следующего подтеста. Кроме того, формируетс  сигнал Пуск следующего теста, который  вл етс  сигналом окончани  процесса допускового контрол .

Блок 23 оптимизаций контрол  содержит счетчик 50, схему 51 проверки на брак, схему 52 фиксации конца третьего подтеста и элемент ИЛИ 53.

Блок 23 оптимизации контрол  выполн ет следующие функции.

По результатам допускового контро- л  в подтесте формирует сигнал Результат анализа. Если измер емый па- раметр не выходит за пределы граничных значений, на выходе элемента ИЛИ 53 устанавливаетс  логический О. Блок 22 запуска в этом случае запрещает повторение подтестов, формирует сигнал Луск следующего теста и осуществл ет сброс счетчика 50.

Если результат допускового контро- л  выходит за пределы граничных значений , вышеперечисленные сигналы не формируютс , а блок 22 запуска не запрещает переход к выполнению следующих подтестов по сигналу Строб.

Задатчик 1 кодов и команд обеспечивает требуемые режимы работы уст ройства (выбор необходимого коэффициента передачи программируемого ис

5

5

0 25 О

0 5

Q

5

18

точника 3 напр жени  и необходимой величины измерительного резистора 5, включение необходимых ключей коммутатора 6 и блока 7 подключени ), дл  чего вьфабатывает соответствующие коды . Кроме того, задатчик 1 обеспечивает необходимую последовательность включени  источника 2 опорного напр жени  и источника 8 граничных значений , а также управл ет работой блока 22 запуска и блока 23 оптимизации контрол .

Устройство дл  автоматического контрол  интегральных схем работает следующим образом.

Процесс допускового контрол  входного тока объекта 13 контрол  (интегральной схемы) состоит из подготовительного этапа и трех измерительных (трех подтестов). Подготовительный этап заключаетс  в задании на выводы объекта 13 контрол  испытательного напр жени  от программируемого источника 3 напр жени  через измерительный резистор 5, коммутатор 6 и блок 7 подключени  (фиг.1). При этом величина резистора 5 устанавливаетс  минимальной дл  уменьшени  времени переходного процесса установлени  напр жени  на контролируемом выводе объекта 13 контрол .

На первом измерительном этаге (первом подтесте) по команде из за датчика 1 кодов и команд программируемый источник 3 напр жент-гг-: устанавливает необходимое напр жение на выходе с помощью источника 2 опорного напр жени  и резисторов 43 и 44. Полученное напр жение через измерительный резистор 5 и замкнутые контакты ключа 24 коммутатора 6 поступает в измерительную линию (вход блока 7 подключени ) . Величина измерительного резистора 5 устанавливаетс  задатчиком 1 в соответствии с диапазоном контролируемого входного тока объекта 13 контрол . Отрицательна  обратна  св зь с вывода измерительного резистора 5 через резистор 26 коммутатора 6 и повторитель 4 на второй вход программируемого источника 3 напр жений (резистор 44) обеспечивает компенсацию падени  напр жени  на измерительном резисторе 5.

По команде задатчика 1 кодов и команд замыкаетс  один из ключей 27 (соответствующий контролируемому выводу схемы) блока 7 подключени . Через измерительный резистор 5 при этом протекает суммарный ток, равный сумме токов утечки в измерительной линии , коммутаторе 6, цеп х обратной св зи, повторителе 4 и входного тока объекта 13 контрол . Падение напр - женгг  на измерительном резисторе 5, пропорциональное сумме этих токов, выдел етс  сумматором 10. При этом на nepBbrff вход сумматора 10 поступает напр жение с выхода повторител  4 через инвертор 9, выполненной на базе усилител  32 с единичным коэффициентом усилени , определ емым резисторами 33 и 34. На второй вход сумматора 10 поступает напр жение с выхода программируемого источника 3 напр жений. Коэффициент передачи сумматора 10 определ етс  резистором 36 обратной св зи. Выделенное напр жение с выхода сумматора 10 поступает на вход компаратора 11 (резистор 40).

С выхода источника 8 граничных значений поступает напр жение, соответствующее граничному значению. Необходимое напр жение на выходе источника 8 граничных значений устанавливаетс  резисторами 30 и 31 по команде задатчика 1 с помощью источника 2 опорного напр жени . Таким образом, во врем  переходного процесса установлени  Тока через измерительный резистор 5 (конечное значение тока через резистор 5 не установилось из-за его инерционности) производитс  сравнение в компараторе 11 напр жени  на измерительном резисторе 5 (напр жение пропорционально току, протекающему через резистор) с граничным значением на выходе источника 8 граничных значений , т.е. на этом этапе осуществл етс  допусковый контроль в неустановившемс  режиме суммы входного тока объекта 13 контрол  и паразитного тока утечки измерительной линии, комму татора 6 и блока 7 подключени . Результат сравнени  с выхода компарато- I ра 11 поступает в задатчик 1 кодов и

команд, который вьграбатывает сигнал Годен и Брак в зависимости от то го, находитс  :ли контролируемый ток в пределах допуска или выходит за пределы.

Если значение контролируемого в входного тока находитс  в граничных значени х, процесс допускоыого контрол  заканчиваетс  и в -блоке 22 запуска вырабатываетс  сигнал Пуск

следующего теста, по которому осутце- ствл етс  переход к тесту допускового контрол  следующего параметра. В этом случае блок 22 запуска и блок 23 оптимизации работают следующим образом. При поступлении сигнала Разрешение на вход формировател  45 импуль- сов разрешени  блока 22 запуска на

выходе формировател  по вл етс  единичный импульс,который устанавливает на выходе триггера 46 уровень логической 1, что  вл етс  сигналом Разрешение повторени  подтеста

(фиг.2), Этот сигнал поступает в задатчик 1 кодов и команд, который с задержкой, равной длительности под- тестл, выдает сигнал Строб в формирователь 47 счетных импульсов блока

22 запуска. По этому сигнал формирователь 47 счетных импульсов формирует сигнал Счетный импульс, который поступает в задатчик 1 кодов и команд и на вход счетчика 50 блока 23

оптимизации.

Кроме того, сигнал Счетный им- .пульс поступает в схему 51 проверки на брак в первом подтесте (фиг.З) и в схему .52 фиксации конца третьего

подтеста блока 23 оптимизации. По окончании первого подтеста и при условии , что по цепи сигнала Результат контрол  на входе схемы 51 блока 23 оптимизации присутствует уровень логического Q (провер емый параметр не выходит за пределы граничных значений ), на выходе схемы 53 устанавливаетс  сигнал Результат анализа (уровень логической 1).

Этот сигнал поступает в блок 22 запуска на вход формировател  49 импульсов сброса. В этом случае формирователь 49 импульсов сброса устанавливает триггер 46 в исходное состо -

ние, что запрещает выполнение следующего подтеста, и сигналом Сброс счетчика устанавливает счетчик 50 блока 23 оптимизации контрол  в исходное состо ние.

Кроме того, по сигналу Результат

анализа формировател  49 импульсов сброса формирует сигнал Пуск следующего TeiCTa (уровень логической 1), который поступает в задатчик 1 кодов и команд. Сигнал Пуск следующего теста  вл етс  подтверждением того, что в первом подтесте величина конт- ролируеморо входного тока объекта 13 контрол  не выходит за пределы уста71

новленных граничных значений. Процесс допускового контрол  тока прекращаетс .

Если по окончании первого подтеста в цепи сигнала Результат контрол  присутствует уровень логической 1 (контролируемый параметр выходит за пределы граничных значений), триггер 46 блока 22 запуска и счетчик 50 бло- ка 23 оптимизации не сбрасываютс  и в цепи сигнала Разрешение повторени  подтестов сохран етс  высокий уровень, что  вл етс  разрешением к выполнению второго подтеста контрол ,

На втором измерительном этапе (втором подтесте) по команде из за- датчика I кодов и команд на выходе программируемого источника 3 напр жений (фиг.1) устанавливаетс  необходи- мое напр жение, вывод объекта 13 контрол  отключен. Отрицательна  обратна  св зь с вывода измерительного резистора 5 через резистор 26 коммутатора 6 и повторитель 4 обеспечивает компенсацию падени  напр жени  на измерительном резисторе 5. В этом случае через измерительный резистор 5 протекает ток, равный сумме токоа утечки в измерительной линии, комму- таторе 6, цеп х обратной св зи и повторителе 4. Падение напр жени  на измерительном резисторе-5, пропорциональное этому току, надел етс  сумматором 10 с помощью инвертора 9. Это

напр жение запомина.етс  на запоминающем конденсаторе 20, подключенном к входу повторител  15 с высокоомным входом.

Под действием отрицательной обратной св зи, образованной резистором 17, напр жение на конденсаторе 20 устанавливаетс  таким, что на выходе -повторител  15 по вл етс  напр жение равное напр жению на выходе сумматора 10, но с противоположным знаком. Равенство напр жений обеспечиваетс  равенством величин сопротивлений резистора 17 обратной св зи и входного резистора 16. Таким образом, на выходе повторител  15 присутствует напр  жение, пропорциональное току утечки. Ключ 19 разомкнут.

Затем по команде задатчика 1 ключ 18 размыкаетс , а запоминающий конденсатор 20 поддерживает на выходе повторител  15 напр жение, соответствующее току утечки.

8

Таким образом, на втсром этапе производитс  выделение напр жени , соответствуюидего току утечки в измерительных цеп х. На третьем измерительном этапе (третьем подтесте) по

команде за цатчика

кодов и команд

5

0 5 О

5

0

5

5

замьисаготс  ключи 27 и 28, соответствующие контролируемому выводу объекта 13 контрол , блока 7 подключени  (фиг.1). Напр жение с выхода программируемого источника 3 напр ж- ний че- р,ез измерительный резистор 5, комму- татор; 6 и блок 7 подключени  поступает на вывод испытуемой схемы. Падение напр жени  на измерительном резисторе 5 вьщел етс  сумматором 10 и поступает на второй вход компаратора 11 (резистор 40). При этом на первый вход компаратора 11 через суммируюпуй резистор 12 и замкнуты по команде задатчика 1 кодов и команд.ключ 19 поступает напр жение, соответствующее инвертированному току утечки. На третий вход компаратора 11 (резистор 41) поступает напр жение с выхода источника 8 граничных значений, соответствующее граничному значению входного тока объекта 13 контрол .,

В этом случае в компаратора 11 сравниваетс  напр жение с в хода источника 8 граничных значений (соот-- ветствующее заданному гран ;чному значению тока в установившемс  релл м -) с напр жением на измеритегьном резне™ торе 5 (соответствующем сумме входного тока объекта 13 контрол  и токов утечки измерительных цепей в установившемс  режиме) и с н пр жен;1ем ка выходе повторител  15, которое измерено на втором подтЁсте и хранитс  на запоминающем конденсаторе 20. Величина этого напр жени  соответствует току утечки в измерительных цеп х с противоположным знаком. Ка выходе компаратора 11 по вл етс  результат сравнени  входного тока объекта 13 контрол  с граничным значением с компенсацией токов утечки.

Больпшнство ИС КМОП-структур («99%) имеет входные токи в несколько раз меньше, чем предельно допустимые значени  по техническим услови м.

Например, при допустимом значении тока 50нА 99% интегральных схем имеют входные токи менее ЮнА. Менее 1% интегральных схем контролируетс  в установившемс  режиме за врем  значительно больше f, остальные 99% - за.

врем  меньше г, где гГ - посто нна  времени измерительной цепи.

Введение в известное устройство дл  автоматического контрол  инте- гральных схем дополнительного блока запуска и блока оптимизации позвол е повысить быстродействие допускового контрол  тока за счет разделени  теста контрол  тока на три подтеста и разбраковки большей части интегральных схем (99%) на первом подтесте в неустановившемс  режиме за коротко врем .

Claims (1)

1. Формула изобретени 

   Устройство дл  автоматического контрол  интегральных схем по авт. ев. № 1145311, отличающее- с   тем, что, с целью повьшгени  бы- стродействи  допускного контрол 

   140141810

   входного тока, в него введены блок

   запуска и блок оптимизации контрол , первьй вход которого соединен с дев тым выходом задатчика кодов и команд, дес тый, одиннадцатый, двенадцатый выходы которого соединены соответственно с первым, вторым и третьим входами блока запуска, первый и второй выходы которого соединены соответственно с первым и вторым входами задатчика кодов и команд, третий вход которого соединен с третьим выходом блока запуска и с вторым входом блока оптимизации контрол , выход которого соединен с четвертым входом блока запуска , четвертый выход которого соединен с третьим входом блока оптимизации контрол , выход компаратора соединен с четвертым входом задатчика кодов и команд.

   Ajyxanf/

   O/frexKOfT

   Kff/i.t

   Фиг

   цзиг.з