SU1394288A1 - Устройство автоматического фазировани антенной решетки - Google Patents

Abstract

Изобретение относитс  к радиотехнике и повьшает точность фазировани . Каждый канал устр-ва содержит блок 1 сдвига фазы, активный модуль 2, излучатель 3, фазовый дискриминатор (ФД) 4, блок 5 суммировани , интегратор (и) 6, блок управлени  (БУ) 7,общий дл  всех канёлов. Введены блок 8 логич. управлени , БУ 10 и блок 9 опорного сигнала, общий дл  всех каналов. В качестве И 6 исполь- -зован И со сбросом. По п. 2 ф-лы блок 1 содержит делитель мощности. два аттенюатора, сумматор мо1г;ности. По п. 3 БУ 10 содержит переключатель, два инвертора, два функциональных преобразовател . При равенстве фаз сигналов, поступающих на ФД 4, напр жение на его выходе равно нулю и система автоматич. фазировани , включающа  блоки 1, 4, 5, 6, 8, 10, не вли ет на работу устр-ва, т.к. с БУ 7 на один из входов блока 5 поступают нулевые сигналы. Если равенство фаз не выполн етс , то на выходе ФД 4 вырабатываетс  сигнал ошибки в форме посто нного напр жени , пропорциональный разности фаз сигналов на выходе модул  2 и блока 9. Сигнал. ошибки в блоке 5 дейс 1;вует на сигнальный вход БУ 10, к-рый формирует на управл юш х входах блока 1 сигналы управлени . Под их действием блок 1, не измен   амплитуды сигнала, поступающего на модуль 2, вносит фа- зовьй сдвиг, и фаза сигнала на выходе модул  2 становитс  равной фазе сигнала блока 9. Блок 8 вырабатывает сигналы управлени  И 6 и БУ 10 на основании анализа уровн  напр жени  на выходе И 6. 2 з,.п. ф-лы, 2 ил. (Л со 4 Ю 00 00

Description

Изобретение относитс  к радиотехнике и предназначено дл  использовани  в антенных решетках с электрическим сканированием.,

Цель изобретени  - повышение точности фазировани .

На фиг. 1 изображена структурна  схема устройства автоматического фазировани  антенной решетки (АР) дл  одного канала; на фиг.-2 - структур- на  схема блока сдвига фазы и второго блока управлени .

Каждый канал устройства автомати- ческого фазировани  АР содержит блок 1 сдвига фазы, активга)1й модуль 2, излучатель 3, фазовый дискриминатор 4, блок 5 суммировани , интегратор 6 СО сбросом, первый блок 7 управлени  обрщй дл  всех каналов, блок 8 логического управлени , блок 9 опорного сигнала, общий дл  всех каналов второй блок 10 управлени . Блок 1 сдвига фазы содержит делитель 11 мощности , первый и второй аттенюаторы 12 и 13, сумматор 14 могцност и. второй блок 10 управлени  содержит переключатель 15, два инвертора 16 и 17, функциональные преобразователи 18 и 19.

Устройство автоматического фази- ровани  АР работает следующим образом .

Рассмотрим случай формировани  на выходе канала сигнала с фазой, равно фазе опорного сигнала данного канала При этом, если выполн етс  условие равенства фаз сигналов, поступающих на входы фазового дискриминатора 4, то напр жение на его выходе равно нулю и система автоматического фазировани , включающа  блоки 1, 4, 5, 6, 8, 10, не вли ет на работу устройства , так как с первого блока 7 управлени  в этом случае на один из входов блока 5 суммировани  поступают нулевые сигналы.

Если в результате действи  любых дестабилизирующих факторов ус-повие равенства фаз не выполн етс , то на выходе фазовогр дискриминатора 4 вырабатываетс  сигнал ошибки в форме посто нного напр жени , пропорциональный разности фаз сигналов на выходе активног о модул  2 и блока 9 опорного сигнала. Сигнал ошибки без изменени  в блоке 5 суммировани  дей ствует на сигнальный вход второго блока 10 управлени . Второй блок 10 управлени  с учетом сигнала, подава

Q

5

0

5

0

емого с выхода интегратора 6 со сбросом , а также сигналов, поступающих с выхода блока 8 логического, управлени  на управл ющий вход первого блока 10 управлени , формирует на управл ющих входах блока 1 сдвига фазы сигналы управлени , под действием которых блок 1 сдвига фазы, не измен   амплитуды сигнала, поступающего на вход активного модул  2, вносит фазовый сдвиг такой величины, что фаза сигнала на выходе активного модул  2 становитс  равной фазе сигнала блока 9 опорного сигнала. Блок 8 логического управлени  вырабатывает сигналы управлени  интегратором 6 со сбросом и вторым блоком 10 управлени  на основании анализа уровн  напр жени  на выходе интегратора 6 со сбросом. При достижении данным напр жением, подаваемым на вход блока 8 логического управлени , некоторого предельного значени  на управл ющий вход интегратора 6 со .сбросом поступает сигнал, обнул ющий его выходное напр жение. Одновременно на управл ющий вход второго блока 10 управлени  поступает сигнал, обеспечивающий в момент сброса напр жени  на выходе интегратора 6 со сбросом неизменность фазового сдвига, вно-, симого блоком 1 сдвига фазы.

При формировании требуемого фазового распределени , отличного от равномерного , на один из входов блока 5 суммировани  с второго блока 7 управлени  поступает сигнал, равный по величине и обратный по знаку напр жению на выходе фазового дискриминатора 4, имеющему место при необходимой дл  получени  требуемого фазового распределени  разности фаз сигналов, поступающих на входы фазового .дискриминатора 4.

Дп  поидержани  посто нным затухани , вносимого блоком 1 сдвига фазы, напр жени  и д, подаваемые на управл ющие входы аттенюаторов 12 и 13, в случае линейной характеристики аттенюаторов должны измен тьс  по закону синуса и косинуса. Поэтому проходные характеристики функциональных преобразователей 18 и 19 задают сле- дздащими:

.вй1П и

..

Uq,n.,V,9COS

и,

ИНТ

где 11,, - выходные напр жени  функциональных преобразователей;

Vv . ,« - максимальные значени 

М В, т

и

ИНТ

ифп18,19

- ВЫХОДНОЙ сигнал интегратора 6 со сбросом.

Блок 8 логического управлени  реализован на операционных усилител х и цифровых микросхемах либо с помощью микро ЭВМ и работает .следующим образом .

При подаче на управл ющие входы инверторов 16 и 17 напр жени  уровн  логической единицы инверторы не инвертируют сигнал, поступающий на их сигнальные входы, а при подаче напр  жени  уровн  логического нул  инвертируют этот сигнал. Кроме того при поступлении на управл ющий вход переключател  15 напр жени  уровн  логической единицы выходы инверторов 16 и 17 подключены к управл ющим входам аттенюаторов 13 и 12 соответственно , а при подаче напр жени  уровн  логического нул  - к управл ющим входам аттенюаторов 12 и 13 соответст- венно. При подаче на управл ющий вход интегратора 6 со сбросом напр жени  уровн  логической единицы его выходно напр жение обнул етс . Тогда при достижении /и„„т/ минт на выходе блока 8 логического управлени , соединенного с управл ющим входом интегратора 6 со сбросом, вырабатываетс  логическа  единица, а при /Пцнт инг логический ноль.

Claims (3)

1. Устройство автоматического фазировани  антенной решетки, содержащее

40

в каждом канале фазовьй дискриминатор , выход которого подключен к первому входу сумматора, а первый вход - к выходу активного модул , вход которого соединен с выходом блока сдвига . фазы, сигнальный вход которого  вл етс  входом канала, выход сумматора подключен к сигнальному входу интегратора , второй вход сумматора подключен к соответствующему выходу первого блока управлени , отличающе-

o

5 0 5 о

5

0

е с   тем, что, с целью повьшени  точности фазировани , в каждый канал введен второй блок управлени , выход которого через шину управлени  св зан с управл ющим входом блока сдвига фазы, первый вход второго блока управлени  через шину данных св зан с выходом введенного блока логического управлени , в качестве интегратора ис- . пользован интегратор со сбросом, управ л ющий вход которого подключен через щину данных к соответствующему выходу блока логического управлени , выход интегратора со сбросом подключен к второму входу второго блока управлени  и к входу блока логического управлени  , второй вход фазового дискриминатора подключен к соответствзтоще- му выходу введенного блока опорного сигнала.

2.Устройство по п. 1, оVT. л и - чающеес  тем, что блок сдвига фазы содержит делитель мощности, вход которого  вл етс  сигнальньм входом, первый выход подключен к входу первого аттенюатора, выход которого подключен к первому входу сумматора мощности, а второй выход делител  мощности подключен к входу второго аттенюатора, выход которого подключен к второму входу сумматора мощности, выход которого  вл етс  выходом блока сдвига фазы, причем зшравл ющие входы аттенюаторов  вл ютс  управл ющими входами блока сдвига фазы,

3.Устройство по п« 1, отличающеес  тем, что второй блок управлени  содержит два цепочки, кажда  из которых состоит из последовательно соединенных функционального преобразовател  и управл емого, инвертора , выход каждого инвертора подключен к соответствующему входу переключател , входы функциональных преобразователей объединены и  вл ютс  вто- рьм входом второго блока управлени , выходы переключател  - его выходами, при этом управл ющие входы переключател  и инверторов  вл ютс  первым входом второго блока управлени .

//

/

n

15

16

18

17

13

..J

.2