SU1372255A1 - Автоматический измеритель пороговых напр жений логических схем - Google Patents

Abstract

Изобретение относитс  к технике измерени  статических параметров интегральных микросхем Цель изобретени  - повышение быстродействи  измерител . Измеритель содержит источник 1 двухпол рного линейно измен ющегос  напр жени , селектор 3, дешифратор 5, цифровой индикатор 6, буферный блок 7 и 8 управлени . Введение аналоговых запоминающих блоков 10 и 11 выходного напр жени  логических 1 и О, компаратора 12 и образование новых функциональных св зей повьппает частоту работы тактового генератора 2 и ускор ет перестройку счетчика 4 в процессе цикла измерений . 1 ил. с сл

Description

со

vj

to кэ ел ел

Изобретение относитс  к технике измерени  статических параметров интегральных микросхем, в частности к измерению пороговых напр жений логических схем.

Цель изобретени  - повышение быстродействи  за счет повышени  частоты работы тактового генератора и более быстрой перестройки счетчика в процессе цикла измерений.

На чертеже изображена структурна  схема автоматического измерител  поррговых напр жений логических хем.

Устройство содержит управл емый источник 1 двухпол рного линейно измен ющегос  напр жени , выполненный на основе цифроаналогового преобразовател  типа код-напр жение, например на основе прецизионного 12-разр дного ЦАП 59АПА1; тактовый генератор 2, представл ющий собой генератор импульсов; селектор 3, выполненный на основе стандартных логических элементов типа И-НЕ; счетчик 4, представл ющий собой реверсивный счетчик (работающий на сложение и вычитание) с возможностью установк начального кода и выполненный на базе цифровых интегральных микросхем, в частности на реверсивных двоично- дес тичных счетчиках серии 155; дешифратор 5, выполненный на базе логических элементов и щинных формирователей с трем  состо ни ми; цифровой индикатор 6, представл ющий цифровое табло со схемой управлени ; буферный блок 7, собранный на усилителе с единичным коэффициентом усилени ; блок 8 управлени , собранный на базе логических элементов и интегральных схем средней степени интеграции; исследуемую логическую схему 9 (в частности инвертирующие логические микросхемы серии 16А, 564) - объект контрол ; аналоговый запоминающий блок 10 выходного напр жени  логической единицы (1), реализуемый по типовой схеме устройства выборки - хранени  с помощью запоминающего конденсатора, операционного усилител  и ключей на МОП-транзисторах; аналоговый запоминающий блок 11 выходного напр жени  логического нул  (О, выполненный аналогично блоку 10; компаратор 12, выполненный в виде функционально законченного

устройства в интегральном исполнении 597САЗ.

Выход актового генератора 2 соединен с первым входом селектора 3, первый вход счетчика 4 - с вьсходом селектора 3, второй вход - с первым выходом блока 8 управлени , первый выход - с первым входом дешифратора

5, а второй - с входом управл емого источника 1 двухпол рного линейно измен ющегос  напр жени , выход которого через буферный блок 7 соединен с объектом контрол  9. Вход циф5 рового индикатора 6 соединен с выходом дешифратора 5.

Первый вход компаратора 12 соединен с выходом объекта 9 контрол  и с первыми входами аналоговых запоминаюQ щих блока 11 выходного напр жени  логического нул  и блока 10 выходного напр жени  логической единицы, второй вход компаратора 12 - с выходом аналогового запоминающего бло5 ка 10 выходного напр жени  логической единицы, третий вход - с выходом аналогового запоминающего блока 11 выходного напр жени  логического нул , выход компаратора 12 - с

0 входом блока 8 управлени . Второй выход блока 8 управлени  соединен с вторым входом аналогового запоминающего блока 10 выходного напр жени  логической единицы, третий выход - с вторым входом аналогового запоминающего блока 11 выходного напр жени  логического нул , четвертый выход - с вторым входом селектора 4, а п тый выход - с вторым входом де„ шифратора 5

Устройство работает следующим образом .

При запуске устройства из блока 8 управлени  на второй вход счетчика

5 поступает сигнал установки кода, соответствующего минимальному напр жению логического О на входе исследуемой микросхемы в соответствии с техническими услови ми, и команда,

0 переключающа  режим работы счетчика 4 на сложение. С второго выхода счетчика 4 заданный код поступает на вход источника 1 двухпол рного линейно измен ющегос  напр жени , на

5 выходу которого формируетс  напр жение , адекватное заданному коду.

Полученное напр жение через буферный блок 7, предназначенный дл  электрического согласовани  источника 1

3

и логической схемы 9, поступает на вход иЬследуемой логической схемы например логического инвертора. Пр этом схема 9 переходит в устойчиво состо ние и на ее выходе по вл етс напр жение логической 1, которое поступает на вход аналогового запоминающего блока 10 выходного напр жени  логической 1 в устойчивом состо нии. По команде из блока 8 управлени  это напр жение запоминаетс  в аналоговом запоминающем блоке 10, который затем переводитс  по команде из блока 8 управлени  из режи ма записи в режим хранени . При это выходное напр жение логической 1 в устойчивом состо нии логической инвертирующей схемы 9 с выхода блока 10 поступает на второй вход компаратора 12.

Сигналом с четвертого выхода блока 8 управлени  открываетс  селектор 3 и сигналы тактового генератора 2 начинают поступать на счетчик 4, причем частота тактового генератора 2 выбираетс , исход  из быстродействи  измерител , а точность измерени  определ етс  разр дностью цифроаналогового преобразовател  источника 1 напр жени „ С каждым подсчитанным счетчиком импульсом на определенную величину по линейному закону увеличиваетс  выходное напр жение управл емого источника 1 а синхронно с ним и напр жение на выходе буферного блока 7 (т.е. на входе исследуемой логической схемы 9

Текущее значение напр жени  логи

ческой 1 с выхода логической схемы 9 поступает на первый вход компаратора 12 и сравниваетс  с напр жением логической 1, поступающей на второй вход компаратора 12 с аналогового запоминающего блока 10. В момент неравенства этих двух напр жений вырабатываетс  сигнал, поступающий с выхода компаратора 12 на второй вход селектора 3 и запрещающий прохождение тактовых импульсов с генератора 2 на вход счетчика 4.

Одновременно этот сигнал поступает на вход блока 8 управлени , где формируетс  сигнал на разрешение считывани  информации со счетчика, который с п того выхода блока 8 управлени  поступает на второй вход дешифратора 5. Показани  счетчика 4, адекватные напр жению источника 1

10

20

5

0

5

напр жени  и преобразованные в дешифраторе 5 в код цифрового индикатора 6, фиксируют на цифровом индикаторе 6 значение порогового напр жени  логического О, после чего с блока 8 управлени  на второй вход аналогового запоминающего блока 10 поступает сигнал сброса, на второй вход счетчика 4 - сигнал установки кода, соответствующего максимальному напр жению логической 1 на выходе исследуемой логической схемы, и команда , переключающа  режим работы счет«1Ика на вычитание.

С выхода счетчика 4 заданный код поступает на вход управл емого источника 1 напр жени , на выходе которого формируетс  напр жение, перевод щее логическую схему 9 в другое устойчивое состо ние. При этом напр жение логического О с выхода логической схемы 9 поступает на вход аналогового запоминающего блока 11 выходного напр жени  логического О и запоминаетс  по команде из блока 8 управлени . После этого аналоговый запоминающий блок 11 переводитс  в режим хранени  и на его выходе по-  вл етс  напр жение, соответствую 0

0

5

0

5

щее напр жению логического U в устойчивом состо нии микросхемы. Сигналом с четвертого выхода блока 8 управлени  открываетс  селектор 3 и тактовые импульсы начинают проходить на вход счетчика 4, работающего в режиме вычитани .

С каждым подсчитанным импульсом напр жение на выходе управл емого источника 1 начинает уменьшатьс . Текущее значение напр жени  логического О с выхода микросхемы 9 сравниваетс  компаратором 12 с напр жением , поступающим с аналогового запоминающего блока 11, и в момент неравенства с выхода компаратора 12 снимаетс  сигнал, закрывающий селектор 3 и формирующий в блоке 8 управлени  сигнал на разрешение считывани  информации. Соответствующей значению порогового напр жени  логической 1. Показани  цифрового индикатора 6, соединенного через открытый дешифратор 5 со счетчиком 4, фиксируют значение порогового напр жени  логической 1. В зависимости от программы измерений происходит остановка устройства или переход к новому циклу измерений.

I

Claims (1)

1. Формула изобретени Автоматический измеритель порогвых напр жений логических схем, содержащий тактовый генератор, выход которого соединен с первым входом селектора, счетчик, первый вход корого соединен с выходом селектора, второй вход соединен с первым выходом блока управлени , первый выход соединен с первым входом дешифрато

   ра, а второй - с входом управл емого источника двухпол рного линейно измен ющегос  напр жени , выход которого через буферный блок соединен с первой клеммой дл  подключени  объекта контрол , цифровой индикатор, вход которого соединен с выходом дешифратора , отличающийс  тем, что, с целью повьшени  быстро- действи , в него введены аналоговый запоминающий блок выходного напр жени  логического нул , аналоговый запоминающий блок выходного напр жени  логической единицы и компаратор, причем первый вход компаратора соединен с второй клеммой дл  подключени  объекта контрол  и с первым входом аналогового запоминающего блока выходного напр жени  логического нул  и первым входом аналогового запоминающего блока выходного напр жени  логической единицы, второй вход компаратора соединен с выходом аналогового запоминающего блока выходного напр жени  логической единицы , третий вход - с выходом аналогового запоминающего блока выходного напр жени  логического нул , выход компаратора соединен с входом блока управлени , второй выход блока управлени  соединен с вторым входом аналогового запоминающего блока выходного напр жени  логической единицы, третий выход блока управлени  соединен с BTopbw входом аналогового запоминающего блока выходного напр жени  логического нул , четвертый выход - с вторым входом селектора, п тый выход - с вторым входом дешифратора .