SU1363243A1

SU1363243A1 - Систолический процессор дискретного преобразовани Фурье

Info

Publication number: SU1363243A1
Application number: SU864096707A
Authority: SU
Inventors: Георгий Александрович Кухарев; Александр Ювенальевич Тропченко; Вячеслав Сергеевич Скорняков
Original assignee: Ленинградский Институт Точной Механики И Оптики
Priority date: 1986-07-28
Filing date: 1986-07-28
Publication date: 1987-12-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в специализированных системах обработки сигналов и изображений высокой производительности. Цель изобретени - расширение функциональных возможностей путем вычислени двумерного дискретного преобразовани Фурье. Поставленна цель достигаетс за счет того, что в состав процессора вход т информационные входы 1, 2, регистр 3, перва матрица 4, операционный блок 5, выход 6 первой матрицы , сумматор 7, втора матрица 8 из операционных блоков 9, второй вход 10 матрицы, блок сдвиговых регистров 11, каналы 12 блока 11, информационные вьпсоды 13 процессора и блок синхронизации . 4 нп. (Л САЭ О СО 00

Description

113

Изобретение относитс к вычислительной технике и может быть использовано в специализированных системах обработки сигналов и изображений высокой производительности.

Цель изобретени - расширение фун кциональных возможностей путем вьтол нени двумерного дискретного преобразовани Фурье.

На фиг. 1 представлена функциональна схема систолического процессора дискретного преобразовани Фурь ( ДПФ); на фиг. 2 - функциональна схема операционного блока первой (систолической) матрицы; на фиг. 3 - то же, второй (систолической) матрицы; на фиг. 4 - то же, блока сдвиговых регистров.

Устройство содержит информационные входы 1 и 2, входной регистр 3, первую (систолическую) матрицу 4, операционные блоки 5 первой (систолической ) матрицы, выход 6 первой (систолической ) матрицы, сумматор 7, вторую (систолическую) матрицу 8, операционные блоки 9 второй (систолической ) матрицы, второй вход 10 систолической матрицы, блок 11 сдвиговых регистров, каналы 12, информационные выходы 13 процессора и блок 14 синхронизации.

Операционный блок 5 (фиг. 2) содержит входы 15-17, регистры 18 и 19 умножитель 20, сумматор 21, выходы 22-24.

Операционный блок 9 (фиг. 3) содержит входы 25-27, регистр 28, умножитель 29, сумматор 30, выходы 31-33.

Блок 11 сдвиговых регистров (фиг. 4) содержит вход 34, регистр 35, выходы 36 и 37.

Процессор работает следующим образом .При выполнении двумерного ДПФ CN Е|у(Х,Е„) ,

ч

..с

IN NN

где Хц - матрица исходных данных; С,- матрица результатов;

Е - матрица действительных экспоненциальных функций, все матрицы имеют пор док N. Процессор реализует преобразовани (1) по формулам:

„(11

(II

()

где

CCf,, Ce,...ce ;;,f, УК, Г е 1, N.

Б выражении (2) преобразование в круглых скобках дл каждого k выполн етс систолической матрицей 4 лишь один раз с использованием этого результа

та во всех параллельных ветв х вычислени С . Дополнительные операции в выражении (2), соответствующие вычислению преобразовани Фурье по второй координате, вьтолн ютс дополни- тельным сумматором 7, второй систолической матрицей 8 и блоком 11 сдвиговых регистров, осуществл ющим накопление текущих результатов двумерного ДПФ. При этом исходные данные загружаютс по входу 2 систолического процессора, на вход 1 которого поступают весовые множители W), (ре1 N), с выхода 6 первой

систолической матрицы 4 считываетс результат, соответствующий вычислению одномерного ДПФ, который поступает на первый вход дополнительного сумматора 7 и первый вход второй систолической матрицы 8, на второй

вход 10 которой поступают весовые множители W I MK е 1 , N). Результат двумерного ДГФ снимаетс р общего выхода 13-блока 11 сдвиговых регистров . При этом кажда чейка блока 5

первой систолической матрицы 4 реализует следующие функции (фиг. 2):

W

8х

X.

6 их

ВХ

(3)

W,

6HV ex вх 8x

Кажда чейка блока 9 второй систолической матрицы 8 реализует функции (фиг. З):

5

8ЫХ ВЯх Y eiix

Wg

вг Ye,

W

gx

(М

+ X

e y

W

8X

Работой процессора управл ет стандартный блок 14 синхронизации.

Claims

Формула изобретеин

Систолический процессор дискретного преобразовани Фурье, содержащий первую матрицу из (N-1) операци- онных блоков, где N - размер преобразовани , причем первый и второй выходы i-ro , N-2) операционного блока.подключены соответственно к первому и второму входам (i+l)-ro операционного блока, первый и второй входы первого операционного блока матрицы вл ютс соответственно первым и вторым входами первой матрицы, первым и вторым выходами которой вл ютс соответственно первый и второй выходы (N-l)-ro операционного блока первой матрицы, отличающий- с тем, что, с целью расширени функциональных возможностей путем выполнени двумерного преобразовани Фурье, в него введены втора матрица из (N-I) операционных блок ов, блок сдвиговых регистров, сумматор и регистр , информационный вход которого вл етс информационным входом процессора , причем третьи выходы i-ro операционного блока первой матрицы подключены к третьему входу (i+l)-го- операционного блока первой матрицы, третьим входом и третьим выходом-которой вл ютс соответственно третий вход первого и третий выход (N-l)-ro операционных блоков первой матрицы, первый и второй входы регистра подключены соответственно к третьему и второму входам первой матрицы, второй выход которой подключен к первбму входу сумматора и первому входу второй матрицы, выход сумматора подклю- чен к первому информационному входу блока сдвиговых регистров, первый выход которого подключен к второму входу сумматора, третий выход i-ro операционного блока второй матрицы подключен к (|+1)-му информационно63243

, ; 10

15

20

25

30

35

40

45

му входу блока сдвиговых регистров, тактовый вход которого соединен с тактовыми входами операционных блоков первой и второй матриц и вл етс тактовым входом процессора, а (|+1)-й выход блока сдвиговых регистрбв подключен к третьим входам i-х операционных блоков .первой и второй матриц и вл етс (i+l)-M информационным выходом процессора, причем операционный блок первой матрицы содержит два . регистра, умножитель и сумматор, первым входом операционного блока вл етс информационный вход первого регистра первый выход которого вл етс первым выходом операционного блЬка, вторым входом которого вл етс первый вход умножител , второй вход торого подключен к второму выходу первого регистра, выход умножител подключен к первому входу сумматора, выход которого вл етс вторым выходом операционного блока, третьим входом которого вл етс информационньм вход второго регистра, первый выход которого вл етс третьим выходом операционного блока, тактовым входом которого вл ютс соединенные между собой тактовые входы первого и второго регистров , второй выход второго регистра подключен к второму входу --тсумматора, при этом операционный блок второй матрицы содержит умножитель, сумматор и регистр, информационный вход которого вл етс вторым входом операционного |блока, вторым выходом которого вл - етс первый выход регистра, второй выход которого подключен к первому вхо- ду умножител , второй вход которого вл етс первым входом операционного блока, первым выходом которого вл етс выход умножител , соединенньй с ,-. первым входом сумматора, второй вход которого вл етс третьим вводом операционного блока, третьим выходом и тактовым входом которого вл ютс соответственно выход сумматора и тактовый вход регистра.

О

Фиг. 2

f 37

Составитель А. Баранов . Р М.Дидык корректор г. Решетник

6364/42

Тираж 671Подписное

ВНИШИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска иаб-., д. 4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

Фиг.З

Фие. 4