SU1356140A1 - Устройство формировани сигнала обратной св зи в стабилизированных преобразовател х - Google Patents

Abstract

Изобретение относитс  к электротехнике , в частности к стабилизированным преобразовател м с переменным, выходным напр жением или током. Цель изобретени  - повьппение точности. В устройстве осуществл етс  безьшер г ционное измерение среднего значени  переменного напр жени  или тока за счет введени  блока выборки и хранени  и блока управлени  им. 4 ил. V 00 СП О5 4 О

Description

Изобретение относитс  к электротехнику , в частности к стабилизированным преобразовател м с переменным выходным напр жением или током различной формы.

Целью изобретени   вл етс  расширение функциональных возможностей и повышение точности устройства формировани  сигнала обратной св зи в стабилизированных преобразовате- л х с переменным выходным напр жением или током.

На фиг.I изображено устройство формировани  сигнала обратной св зи; нл фиг.2 - блок управлени  делителем частоты; на фиг.З - преобразователь кодов; на фиг.4 временные диаграммы работы устройства.

Устройство формировани  сигнала обратной св зи фиг.1 , вход которого подключен к выходу силовой части стабилизированного преобразовател , а выход - к блоку управлени  стабилизированным преобразователем, содержит датчик 1 выходного напр жени  и тока, состо щий из шунта 2, включенного в силовую цепь нагрузки, мае-, штабного усилител  3, входы которО го подключены к шунту 2, блока 4 коммутации, к входам которого подключены выходы масштабного усилител  3 и делител  5 напр жени ,, вход которого подключен к выходным выводам силовой части стабилизированного преобразовател , выпр митель 6, выход которого соединен- с первым входом цифроаналогового преобразовател  ЦАП 7, а вход - с выходом блока 4 коммутации датчика I выходного напр жени  и тока, высокочастотный задающий генератор 8, выходом подключенный к первому входу делител  9 частоты, блок 10 управлени  дели-45 вьм элементом, содержащий первый телем частоты, входы которого соеди- дешифратор 24, входы которого под- нены соответственно с выходами делител  9 4acTOTb j высокочастотного задающего генератора 8 и блока 4 комключ ены к выходу делител  9 частоты второй дешифратора 25, входами под- ключенньй к выходу делител  9 часто

мутации, датчика 1 выходного напр жени  и тока, а выход - с вторым входом делител  9 частоты, преобразователь 11 кодов, вход которого подключен к выходу делител  9 частоты , а выход - к второму входу ЦАП 7, блок 12 управлени  ключевым элементом, подключенный своими вход ми соответственно к выходу делител  9 частоты и выходу высокочастотного

задающего генератора 8, ключевой элемент 13, один вход которого соединен с выходом Ц/Ш 7, а второй - с выходом блока 12 управлени  ключевым элементом, блок 14 выборки и хранени  информации, входом подключенный к выходу ключевого элемента 13, и усилитель 15, вход которого соединен с

выходом блока 14 выборки и хранени , а выход - с входом блока управлени  стабилизированным преобразователем.

Блок 10 управлени  делителем частоты фиг.2 содержит амплитудный

компаратор 16, вход которого подключен к выходу датчика 1 выходного напр жени  и тока, первый одновибратор 17, входом соединенньй с выходом ам- плитудного компаратора 16, цепь из

последовательно соединенных инвертора 18 и второго одновибратора 19, вход которого подключен к выходу ам-- плитудного компаратора 16,, логический элемент ИЛИ 20, первый вход которого соединен с выходом первого одновибратора 17, а второй - с выходом цепи, состо щей из последовательно соединенных инвертора 18 и второго одновибратора 19, 1К-триггер 21, выходом подключенный к входу делител  9 частоты, К-вход которого соединен с выходом логического элемента ИЛИ 20, С-вход с выходом высокочастотного задающего генератора 8,

а 1-вход - с выходом дешифратора 22, который входом подключен к выходу делител  9 частоты.

На фиг.З представлены преобразователь 11 кодов, состо щий из программируемого посто нного запоминаюего устройства 23, которое своии входами подключено к выходу делител  9 частоты, а выходами - к входу ЦАП 7, и блок 12 управлени  ключевьм элементом, содержащий первый дешифратор 24, входы которого под-

ключ ены к выходу делител  9 частоты, второй дешифратора 25, входами под- ключенньй к выходу делител  9 часто50

ты, и 1К-триггер 26, выход которого

соединен с входом ключевого элемента 13, 1-входом 1К-триггер 26 подключен к выходу первого дешифратора 24, С-входом - к выходу высокочастот- 25 ного задающего генератора 8, а К-вхо- дом - к выходу второго дешифратог ра 25.„

На фиг.4 изображены временные диаграммы на отдельных элементах

31

устройства формировани  сигнала обратной св зи в стабилизированных преобразовател х с переменным выходным напр жением и током. Здесь обозначено: 27 - напр жение на выходе датчика 1 выходного напр жени  и тока, которое одинаково по форме и пропорционально по величине выходному напр жению или току стабилизированного преобразовател ; 28 - нап- р жение на выходе выпр мител  6; 29 - выходное напр жение амплитудного компаратора 16, расположенного в блоке 10 управлени  делителем частоты , полученное путем сравнени  на входах амплитудного компаратора 16 напр жени  27 с нулевым уровнем напр жени  UQI, ; 30 - напр жение на выходе логическогоэлемента ИЛИ 20, включенного в блок 10 управлени  де лителем частоты, поступающее на К-вход 1К-триггера 21, расположенного в том же блоке; 31 - напр жение на выходе первого дешифратора 24, расположенного в блоке 12 управле- ни  ключевым элементом, которое поступает на 1-вход 1К-триггера 26; 32 - напр исение на выходе второго дешифратора 25 блока 12 управлени  ключевым элементом, поступающее на R-вход 1К-триггера 26; 33 - напр жение на выходе дешифратора 22 блока 10 управлени  делителем частоты, поступающее на 1-вход 1К-триггера 21; 34 - напр жение на выходе бло- ка 10 управлени  делителем частоты; 35 - напр жение на выходе блока 12 зшравлени  ключевым элементом, которое поступает на управл ющий вход ключевого элемента 13; 36 - выходно напр жение устройства формировани  сигнала обратной св зи в стабилизированных преобразовател х с переменным вькодным напр жением и током.

Устройство работает следующим образом.

I

Частота импульсов, которые вьщает высокочастотный задающий генератор 8, выбираетс  намного вьшге час- тоты выходного напр жени  и тока. Чем вьше частота высокочастотного задающего генератора 8, тем вьшзе тоность воспроизведени  сигнала обратной св зи. Во избежании временно го дрейфа и нестабильности рабочей частоты высокочастотный задающий генератор 8 выполнен на базе кварцевого резонатора. Сигнал с высоко

0 4

частотного задающего генератора 8 поступает на вход делител  9 частоты , выполненного по схеме п-разр д- ного двоичного счетчика импульсов. Частота импульсов старшего разр да на выходе счетчика выбираетс  примерно равной частоте выходного напр жени  (тока) стабилизированного пре образовател , а общее количество разр дов задает максимальное врем  преобразовани  ЦАП 7. Таким образом на выходе делител  9 частоты получаетс  п-разр дный двоичный код, который подключен к соответствующим адресным входам преобразовател  П кодов, собранного на программируемом посто нном запоминающем устройстве. С выходов преобразовател  11 кодов на цифровые входы т-разр дного, умножающего ЦАП 7 поступает т-разр дный двоичный код, а вместо посто нного опорного напр жени  на .соответствующий вход ЦАП 7 подаетс  напр жение 28 с выхода выпр мител  6, на вход которого поступает напр жение 27,  вл ющеес  выходным напр жением блока 4 коммутации датчика 1 выходного

напр жени  и тока. В зависимости от того, что необходимо стабилизировать , на выпр митель 6 поступает сигнал , пропорциональный выходному напр жению , снимаемый с выхода делител  5 напр жени , либо сигнал, пропорциональный выходному току, поступающий с выхода масштабного усилител  3. Масштабньй усилитель 3 осуществл ет усиление сигнала, снимаемого с шунта 2.

Выбор ЦАП 7 ведетс  следующим

образом. I

Зна  количество разр дов на выходе делител  9 частоты, можно определить частоты изменени  младшего разр да делител  9 частоты из формулы

-м.р

fcT.p-2

n-i

(О

де f - частота изменени  младшего разр да делител  9 частоты;

f (... р - частота изменени  старше- го разр да, значение

которой выбираетс  примерно равным ча стоте выходного напр жени  и тока; п - число разр дов делител  9 частоты.

513

Затем определ ют период изменени  младшего разр да делител  9 частоты, так устанавливают максимальное врем  преобразовани  ЦАП 7. Период изменени  младшего разр да делител  9 частоты  вл етс  шагом измерени  выходного напр жени  и тока.

Допустим, что в момент времени tg (фиг,4) амплитуда выходного напр - жени  (или тока) 27 равна нулю и в ТОТ же момент формируетс  импульс в блоке 10 управлени  делителем частоты , разрешающий запуск счетчика импульсов делител  9 частоты, в момент t

., на выходе счетчика импульсов делител  9 частоты по вл етс  первый п-разр дный двоичный код, который характеризует первый интервал

измерени 

t, t и поступает на

адресные входы программируемого посто нного запоминающего устройства 23 преобразовател  11 кодов. Этот код обеспечивает в момент t - t на цифровых входах ЦАП 7 максимальный т-разр дный двоичньй код с номепГЛ

ром 2 , при помощи которого на выход ЦАП 7 пропускаетс  участок синусоиды с напр жением 28 в интервале времени t, - t, среднее значение . которого равно U,, Далее напр жение .с выхода ЦДЛ 7 через открытый ключевой элемент 13 поступает в блок 14 хранени  информации, вьтолненный на базе накопительного конденсатора, а затем через усилитель 15 - в блок управлени  стабилизированным преобразователем . В интервале времени t - t с делител  9 частоты на входы преобразовател  11 кодов поступает второй п-разр дный двоичный код. Зна  закон изменени  вькодного напр жени  тока во времени и величину шага между двум  точками измерени  tj и t, можно определить какой должна,, быть величина среднего значени  идеального выходного напр жени  27 между точками измерени  ty

tj

Р де и

с помош;ью формулы

I г --

н, /.

t l

(2)

Р

величина среднего значени  напр жени  между двум  точками измерени  отсто - ш;ими друг от друга на рассто нии шага измерени ; U(t)- закон изменени  выходного

напр жени  тока)во времени;

6

5

0

t, it (

момент времени, соответствующий (1+1)-й точке измерени , где i измен етс  от О до п;

t - момент времени, соответствующий 1-й точке измерени . Получив величину среднего значени  выходного напр жени  27 в интервале времени t - t при идеальной форме выходного напр жени  27 определ ем с последующим округлением до ближайшего значени  т-разр дного кода номер т-разр дного двоичного кода , соответствующего второму п-раз- р дному коду делител  9 частоты, который необходимо подать на цифровые входы ЦАП 7 в момент времени t - tj с выхода преобразовател  11 кодов по формуле

i; -к

(3)

5

где N.

0

m к;

5

номер т-разр дного двоичного кода, соответствую- ш;его моменту времени t , причем i дискретно измен етс  от О до п с частотой младшего разр да делител  9 частоты; разр дность ЦАП 7; коэффициент, характеризующий частное от делени  среднего значени  выходного напр жени  27 между точками t;и и среднего значени  зтого напр жени  (тока) в интервале времени

tr40

Коэффициент К. формуле

.определ етс  по

0

5

5

„ ycpjt;- tu,

- и:„а7- tj

(4)

где и

ср

ср (t,-t,)

среднее значение вьптр мленного выходного напр жени  27 в интервале времени

ti- 45 . Uj-ft - t.j J- величина среднего

значени  выходного напр жени  27 между точками измерени  i и 1+ .

Аналогично с помош,ьк, формул (3) и (4) наход т т-разр дные двоичные коды , соответствующие моментам времени

Ц-4

t4- tj., t; - t ,, , которые подаютс  в последующие интервалы времени на цифровые входы ЦАП 7, обеспечива  тем самьм на выходе ДАЛ 7 напр жение , величина среднего значени  которого равна среднему значению вьтр мленного напр жени  28 в момент . Любое отклонение формы или величины выходного напр жени  27 фиксируетс  путем отклонени  выходного напр жени  ЦАП 7 от посто нного уровн  и. Напр жение с выхода цифроаналогового преобразовател  7 через ключевой элемент 13 поступает в блок 14 хранени  информации,- выход которого через усилитель 15 подсоединен к входу блока управлени  стабилизированным преобразователем.

Дл  получени , достоверной информации о состо нии выходного тока при использовании устройства в стабилизаторах переменного тока, работающих на нагрузку с мен ющимс  созС,в

10 и на вход цепи, состо щей из после вательно соединенных инвертора 18 второго одновиб.ратора 19. Последни формирует импульсы положительной пол рности по срезу выходного напр

15 жени  29 амплитудного компаратора Выходы соответственно первого 17 и второго 19 одновибраторов подклю чены к логическому элементу 1-ШИ 20 на выходе которого формируетс  сум

20 марное напр жение 30. Передний фро каждого импульса напр51жени  30 сов падает с моментом перехода выходно напр жени  или тока 27 через нуль. С выхода логического элемента 1-ШИ

устройство введены блок 1 О управлени  25 напр жение 30 поступает на К-вход

делител  частоты, которьи в конце каждого полупериода выходного напр жени  или тока в момент времени (tg- t, ) обнул ет счетчик импульсов делител  9 частоты, а в момент tg перехода выходного напр жени  27 через нуль запускает счетчик импульсов делител  9 частоты, тем самым обеспечива  независимость контрол  за величиной и формой выходного тока от величины coscp. Кроме того, блок 12 управлени  ключевым элементом осуществл ющий управление ключевым элементом 13, обеспечивает в момент времени t, включение ключевого элемента 13 и подключает выход ПАП 7 к блоку 14 хранени  информации, а в момент времени закрьша- етс , предотвраща  разр д накопи1К-триггера 21, на С-вход которого подаетс  сигнал с высокочастотного задающего генератора 8. С выхода д шифратора 22, на вход которого пос

30 тупает п-разр дньш двоичный код де тел  9 частоты, в момент времени t|,-(tQ- t,) каждого полупериода в ходного напр жени  27 на 1-вход 1К-триггера 21 поступают импульсы

35 напр жени  33, а с выхода 1К-триг- гера 21 снимаетс  напр жение 34, к торое  вл етс  выходным сигналом б ка 10 управлени  делителем частоты Это напр жение подаетс  на вход об

40 нулени  счетчика импульсов делител 9 частоты, чем достигаетс  выключ ние счетчика в моменты t, каждого полупериода выходного нап р жени  27 и включение его в момен

тельного конденсатора в блоке 14 хра- 45 периода выходного напр жени  (или нени  информации, обеспечива  тем са- тока) через нуль, мым хранение информации о состо нии

и

выходного напр жени  и тока до момента t, следующего полупериода выходного тока.

Блок 10 управлени  делителем частоты (фиг.2) работает следующим образом .

С выхода датчика 1 напр жени  и тока напр жение 27 (фиг.4) поступает на пр мой вход амплитудного компаратора 16, на инверсный вход которого подано нулевое напр жение 0. На выходе амплитудного компа50

55

Преобразователь 11 кодов (фиг. собран на основе программируемого посто нного запоминающего устройс ва 23. Запись информации в него п изводитс  на основе расчетов, сде ланных по формулам (1) - (4). Пр образователь 11 кодов вьщает на в ходе т-разр дный двоичньш код, по пающий на цифровые входы ЦАП 7, с ответствующий вполне определенном п-разр дному двоичному коду, кото поступает на адресные входы прогр

ратора 16 получают напр жение 29 пр моугольной формы с периодом, равным периоду выходного напр жени  или тока . Это напр жение поступает на вход первого одновибратора 17, который формирует импульсы положительной пол рности по фронту выходного напр жени  29 амплитудного компаратора 16,

и на вход цепи, состо щей из последовательно соединенных инвертора 18 и второго одновиб.ратора 19. Последний формирует импульсы положительной пол рности по срезу выходного напр жени  29 амплитудного компаратора 16. Выходы соответственно первого 17 и второго 19 одновибраторов подключены к логическому элементу 1-ШИ 20, на выходе которого формируетс  суммарное напр жение 30. Передний фронт каждого импульса напр51жени  30 совпадает с моментом перехода выходного напр жени  или тока 27 через нуль. С выхода логического элемента 1-ШИ 20

1К-триггера 21, на С-вход которого подаетс  сигнал с высокочастотного задающего генератора 8. С выхода дешифратора 22, на вход которого поступает п-разр дньш двоичный код делител  9 частоты, в момент времени t|,-(tQ- t,) каждого полупериода выходного напр жени  27 на 1-вход 1К-триггера 21 поступают импульсы

напр жени  33, а с выхода 1К-триг- гера 21 снимаетс  напр жение 34, которое  вл етс  выходным сигналом блока 10 управлени  делителем частоты. Это напр жение подаетс  на вход обнулени  счетчика импульсов делител  9 частоты, чем достигаетс  выключение счетчика в моменты t, ) каждого полупериода выходного напр жени  27 и включение его в моменты

периода выходного напр жени  (или тока) через нуль,

ериода выходного напр жени  (или тока) через нуль,

Преобразователь 11 кодов (фиг.З) собран на основе программируемого посто нного запоминающего устройства 23. Запись информации в него производитс  на основе расчетов, сделанных по формулам (1) - (4). Преобразователь 11 кодов вьщает на выходе т-разр дный двоичньш код, поступающий на цифровые входы ЦАП 7, соответствующий вполне определенному п-разр дному двоичному коду, который поступает на адресные входы програм91

мируемого посто нного запоминающего устройства 23 преобразовател  1I кодов с выхода делител  9 частоты.

Блок 12 управлени  ключевым элементом (фиг.З работает следующим образом.

С выхода делител  9 частоты п-разр дный двоичный код поступает на входы соответственно первого 24 и второго 25 дешифраторов. С выхо- I да первого дешифратора 24 в момент времени каждого полупериода выходного напр жени  27 на 1-вход IK-триг гера 26 подаетс  положительный им- пульс напр жени  31, ас выхода второго дешифратора 25 в момент времени t)-(to- t) каждого полупериода выходного напр жени  (тока)-27, на К-вход 1К-триггера 26 подаетс  напр  жение 32. На С-вход 1К-триггера 26 поступают сигналы с выхода высокочастотного задающего генератора 8,. в результате чего с выхода 1К-триг- гера 26,  вл ющегос  выходом блока 12 управлени  ключевым элементом, снимаетс  напр жение 35, которое включает в момент времени t, ключе. - вой элемент 13, обеспечива  тем самым поступление сигнала обратной св зи с выхода ЦАП 7 на блок 14 хра- .нени  информации и далее через усилитель 15 - в блок управлени  ста- бипизированньм преобразователем., В момент времени t - .(tg- Ц ) каждого полупериода выходного напр жени  27 ключевой элемент 13 выключаетс , обеспечива  тем самым совместно с блоком 14 хранени  информации, хранение записанной: момент tf,-(t,- ц информации до момента времени t, следующего полупериода выходного напр жени  27.

Claims (1)

1. Таким образом, предлагаемое устройство позвол ет бызынерционно из- мер ть среднее значение переменного напр жени  или тока в интервале времени от t, до to-(t(,- t2),4To позвол ет- примен ть его в стабилизированных преобразовател х переменного напр жени  или тока. Формула изобретени 

   Устройство формировани  сигнала обратной св зи в стабилизированных

   40

   10

   преобразовател х с переменным выходным напр жением, содержащее последовательно соединенные стабилизированный задающий генератор, делитель частоты, преобразователь кодов, циф- роаналоговый преобразователь, к умножающему входу которого через вьт- р митель подключен датчик выходного параметра преобразовател , отличающеес  тем, что, с I целью повьш1ени  точности, оно снабжено блоком выборки и хранени , блоком управлени , блоком выборки и хранени , блоком управлени  делител  частоты, содержащим амплитудный Компаратор, первый одновибратор, инвертор, второй одновибратор, эле- мент ИЛИ, 1К-триггер и дешифратор, причем вход амплитудного компаратора соединен с. выходом датчика выходного параметра преобразовател , вход первого одновибратора подключен к выходу амплитудного компаратора, вы- ход - к первому входу элемента ИЛИ, вькод амплитудного компаратора через последовательно соединенные инвертор и второй одновибратор соединен с вторым входом элемента ИЛИ, К-,С-,1-входы 1К-триггера подключены соответственно к выходам элемента ИЛИ, стабилизированного задающего ге-- нератора и дешифратора, входы которого подключены к выходам делител  частоты, выход 1К-триггера подключен к установочному входу делител  частоты , блок управлени  блоком выборки и хранени  выполнен в виде первого дешифратора, второго дешифратора и 1К-триггера, причем входы первого и

   второго дешифраторов соединены с выходами делител  частоты, выходы первого и второго дешифраторов подключены соответственно к I и К-входам 1К-триггера. С вход которого соединен с выходом стабилизированного задающего генератора, выход 1К-триг- гера подключен к управл ющему входу блока выборки и хранени , информационный вход которого подключен К вько-. ду цифроаналогового преобразовател , а выход блока выборки и хранени   вл етс  выходом устройства формировани  сигнала обратной св зи.

   (pus.l

   фиг.г