SU1341726A1

SU1341726A1 - Устройство блочной синхронизации

Info

Publication number: SU1341726A1
Application number: SU833675502A
Authority: SU
Inventors: Олег Николаевич Порохов; Игорь Михайлович Котиков
Original assignee: Предприятие П/Я Р-6609
Priority date: 1983-12-16
Filing date: 1983-12-16
Publication date: 1987-09-30

Abstract

Изобретение относитс к технике св зи и повышает помехоустойчивость синхронизации при декодировании ал- фавитных кодов. Устройство содержит регенератор 1, управл емый делитель 2 частоты, состо щий из инвертора 3 и счетного триггера 4, блок 5 обнаружени признака синхросигнала, состо щий из инверторов 6 и 7, триггеров 8 и 9, элемента И-НЕ 10 и интегрирующей цепи II, и накопитель 12, состо щий из триггеров 13-15, элементов И-НЕ 16 и элемента 17 задержки. 2 ил.

Description

10

15

20

25

11341726

Изобретение относитс к технике лы в зи и может быть использовано при екодировании алфавитных кодов в цифовых системах передачи с различными ередающими средствами.

Цель изобретени - повьшение поехоустойчивости синхронизации при екодировании алфавитных кодов.

На фиг. 1 представлена структур- а электрическа схема устройства лочной синхронизации; иа фиг. 2 - временные диаграммы , по сн ющие работу устройства.

Устройство блочной синхронизации содержит регенератор ., управл емый делитель 2 частоты, состо щий из инвертора 3 и счетного триггера 4, блок 5 обнаружени признака синхросигнала , состо щий из первого и второго инверторов 6 и 7, триггеров 8 и 9, элемента И-НЕ 10 и интегрирующей депи 11, и накопитель 12, состо щий из триггеров 13-15, элемента И-НЕ 16 и элемента 17 задержки.

Устройство блочной синхронизации работает следующим образом.

В регенераторе 1 из прин того линейного сигнала формируетс тактовый сигнал, случайные последовательности вторых и третьих троичных символов (фиг. 2а,д,з).С первого вы- хоДа регенератора 1 тактовый сигнал (фиг, 2а) подаетс на первый вход инвертора 3 управл емого делител 2 частоты, а также на счетные входы Триггеров 8 и 9 блока 5 обнаружени . При отсутствии на другом входе инвертора 3 импульсов управлени (фиг.2б), поступающих с выхода элемента 17 задержки, инвертированный тактовый сигнал (фиг. 2в) с выхода инвертора 3 подаетс на счетньш вход счетного триггера 4, на выходе которого в результате делени тактовой частоты на 2 с точностью до фазы формируетс сигнал (фиг. 2г), который подаетс на вход триггера 13 накопител 12.

Признаком тактового сигнала в коде ЗВ2Т считают моменты по влени двух первых троичных символов 00, которые в отсутствие ошибок могут по вл тьс только на границах тактовых интервалов при приеме следующих сочетаний троичных групп: 10 01, 10 02, 20 01, 20 02.

Последователь признаков синхросигнала (фиг. 2л) формируетс в блоке 5 обнаружени . Вторые троичные симворат

6 g сим

ре

7 вы ны и,ж Иет чт тр со чи тр та ко вр

дл им ко на ин

пр ег ре пр мо ис на

по 13 тр с с по мо вх с н, .16 то де ме 2 ка За ро 5 ни зн

30

35

40

45

50

55

ле 00

0

5

20

25

лы

(фиг. 2д) с второго выхода регенератора I подаютс на входы инвертора

6и триггера 8, а третьи троичные g символы (фиг. 2з) с третьего выхода

регенератора 1 - на входы инвертора

7и триггера 9. Единичные сигналы с выходов инверторов 6 и 7 и с инверсных выходов триггеров 8 и 9 (фиг.2е, и,ж,к) поступают на входы элемента ИНЕ 10, на выходе которого формируетс при этом нулевой сигнал (фиг.2л), что св зано с отсутствием второго и третьего троичных символов на двух соседних тактовых интервалах, а значит характеризует прием первых О троичных символов на двух соседних тактовых интервалах, т.е. признаков синхросигнала. Ввиду разбросов времени срабатьшани с микросхем

дл устранени возможных дроблений импульсов последовательность признаков синхросигнала (фиг. 2л) подаетс на выход блока 5 обнаружени через интегрирующую цепь П.

При обнаружении первого истинного признака синхросигнала (фиг. 2л), его задний фронт (положительный переход ) совпадает с положительным напр жением сигнала (фиг. 2г). Этот момент служит началом накоплени истинных признаков синхросигнала в накопителе 12.

Признаки синхросигнала (фиг. 2л) подаютс иа счетные входы триггеров 13-15 накопител 12. Причем на вход триггера 13 подаетс сигнал (фиг. 2г) с выхода делител 2 частоты. Сигнал с пр мого выхода триггера (фиг. 2м) подаетс на вход триггера 14, с пр мого выхода которого (фиг. 2н) - на вход триггера 15. При этом сигналы с выходов триггеров 13-15 (фиг.2м, н,о) поступают на входы элемента И-НЕ .16, управл ющий сигнал с выхода которого (фиг. 2б) через элемент 17 задержки подаетс на второй вход элемента И-НЕ-3 управл емого делител 2 частоты, а также на входы Установка О триггеров 13-15 (фиг. 2б,м,н,о). За счет этого измен етс фаза синх- роригнала (фиг. 2г) на выходе блока 5 обнаружени , осуществл етс вхождение в синхронизм и сброс накопленных значений признаков.

30

35

40

45

50

55

Однако из-за ошибок возможно по вление двух первых троичных символов 00 внутри кодовых групп (ложного

признака). В этом случае задний фронт импульса (фиг. 2л) -совпадает с положительным импульсом сигнала (фиг.2г). При этом триггер 13 переключаетс в состо ние 1 (заштрихованна область на фиг. 2м). Первый после этого истинный признак (фиг. 2л) измен ет состо ние триггера 13 (момент окончани заштрихованной области на фиг. 2м) и хот триггер 14 переходит в состо ние 1 (заштрихованна зона на фиг. 2н) последовательна перезапись признаками одной (и даже двух) 1 в триггерах 13-15 накопител 12 не приводит к срабатыванию элемента И-НЕ 16 и изменению установленной фазы сигнала (фиг. 2г). Эта операци соответствует сбросу накопленного значени одного признака другим.

Ф о рмула изобретени

Устройство блочной синхронизации , содержащее управл емый делитель частоты и блок обнаружени признака синхросигнала, тактовые входы которых объединены и вл ютс тактовым входом устройства, информационным входом которого вл етс соответствующий вход блока обнаружени признака синх- росигнала, выход которого подключен

к соответствующим входам К-накопите- лей (где К-количество символов п кодовой группе),отличающее- с тем, что, с целью повышени помехоустойчивости синхронизации при декодировании алфавитных кодов, блок обнаружени признака синхросигнала выполнен в виде элемента И-НЕ, интегрирующей цепи, двух инверторов и дву триггеров, счетные входы которых объединены и вл ютс тактовым входом блока обнаружени признака синхросигнала , информационные входы триггеров объединены с входами соответствующих инверторов и вл ютс соответственно информационным и дополнительным информационным входами блока обнаружени признака синхросигнала, а выходы триггеров и соответствующих инверторов подключены через элемент И-НЕ к ВХОДУ интегрирующей цепи, выход которой вл етс выходом блока обнаружени признака синхросигнала, при этом выход накопител подключен к управл ющему входу управл емого делител частоты и к входу Установка О К-накопителей, к тактовым входам которых подключены выходы соответствующих разр дов управл емого делител частоты.

фиё.2

Составитель.в, Евдокимова Редактор И. Касарда Техред И.Попович Корректор М., Шароши

Заказ 4445/57 Тираж 638Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35., Раушска наб., д. 4/5

|1роизводственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4,

Claims

Фо рмула изобретения

Устройство блочной синхронизации', содержащее управляемый делитель частоты и блок обнаружения признака 25 синхросигнала, тактовые входы которых объединены и являются тактовым входом устройства, информационным входом которого является соответствующий вход блока обнаружения признака синх- 3θ росигнала, выход которого подключен к соответствующим входам К-накопителей (где К-количество символов в кодовой группе), отличающеес я тем, что, с целью повышения помехоустойчивости синхронизации при декодировании алфавитных кодов, блок обнаружения признака синхросигнала выполнен в виде элемента И-НЕ, интегрирующей цепи, двух инверторов и двух триггеров, счетные входы которых объединены и являются тактовым входом блока обнаружения признака синхросигнала, информационные входы триггеров объединены с входами соответствующих инверторов и являются соответственно информационным и дополнительным информационным входами блока обнаружения признака синхросигнала, а выходы триггеров и соответствующих инверторов подключены через элемент И-НЕ к входу интегрирующей цепи, выход которой является выходом блока обнаружения признака синхросигнала, при этом выход накопителя подключен к управляющему входу управляемого делителя частоты и к входу Установка О К-накопителей, к тактовым входам которых подключены выходы соответствующих разрядов управляемого делителя частоты.

'1341726

п 1 | I