SU1330634A1 - Microprocessor - Google Patents
Microprocessor Download PDFInfo
- Publication number
- SU1330634A1 SU1330634A1 SU853877011A SU3877011A SU1330634A1 SU 1330634 A1 SU1330634 A1 SU 1330634A1 SU 853877011 A SU853877011 A SU 853877011A SU 3877011 A SU3877011 A SU 3877011A SU 1330634 A1 SU1330634 A1 SU 1330634A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- block
- address
- additional
- Prior art date
Links
Landscapes
- Microcomputers (AREA)
Abstract
Изобретение относитс к области вычислительной техники, в частности к микропроцессорам, осуществл ющим обработку цифровой информации. Целью изобретени вл етс повышение производительности микропроцессора. С этой целью в микропроцессор, содержащий арифметико-логический блок, регистр состо ни , блок синхронизации , блок управл ющей пам ти, блок регистров, дешифратор микрокоманд. регистр адреса, блок формировани адреса, блок асинхронного приема-передачи , блок блокнотной пам ти, счет- чик адреса, счетчик команд и адресный мультиплексор, введены дополнительный арифметико-логический блок, дополнительный блок регистров, дополнительный регистр адреса, oпoлнитeльный блок блокнотной пам ти, дополнительный счетчик адреса, дополнительный счетчик команд, дополнительный адресный мультиплексор и блок прерываний и пр мого доступа. Это обеспечивает построение многоразр дного микропроцессора с различными разр дност ми операндов, возможность обработки инициативных сигналов при минимальной реакции на них и обмен с пам тью высокоскоростных устройств в режиме пр мого доступа, что позвол ет строить системы, работающие в реальном масштабе времени. 1 з.п. ф-лы, 7 ил. (Л 00 со о О) со 4The invention relates to the field of computing, in particular to microprocessors that process digital information. The aim of the invention is to improve the performance of the microprocessor. For this purpose, a microprocessor containing an arithmetic logic unit, a status register, a synchronization unit, a control memory unit, a register unit, a micro-command decoder. address register, address generation unit, asynchronous reception-transmission unit, notepad memory block, address counter, command counter and address multiplexer, additional arithmetic logic unit, additional register block, additional address register, optional notepad memory, additional address counter, additional command counter, additional address multiplexer and interrupt and direct access unit. This ensures the construction of a multi-bit microprocessor with various sizes of operands, the ability to process initiative signals with minimal response to them and exchange with memory high-speed devices in the direct access mode, which allows you to build systems that work in real time. 1 hp f-ly, 7 ill. (L 00 co o O) co 4
Description
Изобретение относитс к вычислительной технике, в частности к микропроцессорам , осуществл юпщм обработку цифровой информации.The invention relates to computing, in particular to microprocessors, carried out the processing of digital information.
Цель изобретени - повышение производительности микропроцессора.The purpose of the invention is to improve the performance of the microprocessor.
На фиг. 1 представлена структурна схема микропроцессора; на фиг. 2 - блок прерываний и пр мого доступа; н фиг. 3 - временна диаграмма прерывани ; на фиг. 4 - временна диаграмма пр мого доступа в пам ть; на фиг. 5 - схема блока формировани адреса; на фиг. 6 - схема блока асинхронного приема-передачи; на фиг. 7 - схема блока синхронизации.FIG. 1 shows the microprocessor block diagram; in fig. 2 — interrupt and direct access block; n FIG. 3 is a time interrupt pattern; in fig. 4 is a timing diagram of direct memory access; in fig. 5 is a diagram of an address generation unit; in fig. 6 is a block diagram of asynchronous reception and transmission; in fig. 7 is a block diagram diagram.
Микропроцессор содержит арифметико-логический блок 1, соединенный линией 2 приема-передачи состо ний с регистром 3 состо ний, шиной 4 синхронизации - с блоком 5 синхронизации , блоком 6 формировани адреса и блоком 7 асинхронного приема-передачи , линией 8 приема-передачи микрокоманд - с блоком 9 управл ющей пам ти, линией 10 начальной установки - с источником 11 сигнала начальной установки системного устройства, блоком 5 синхронизации, блоком 9 управл ющей пам ти и блоком 6 формировани адреса. Микрокомандца магистраль 12 соедин ет блок 1 с блоком 9 управл ющей пам ти, регистром 3 состо ни , накопительным регистром 13, блоком 14 регистров (регистров общего назначени ), счетчико 15 команд и дешифратором 16 микрокоманд , а магистраль 17 данных - с накопительным регистром 13, блоком 14 регистров общего назначени , счетчиком 15 команд, счетчиком 18 стека, блоком 19 блокнотной пам ти, блоком 9 управл ющей пам ти и управл емым объектом. Регистр 3 состо ний соединен магистралью (шиной) 20 состо ний с блоком 9 управл ющей пам ти, блок 5 синхронизации - линией 21 исполнени микрокоманд с блоком 9 управл ющей пам ти, по входу 22 пуска - с источником 23 сигнала пуска системного устройства, по входу синхронизации 24 - с выходом блока 7 асинхронного приема-передачи, по выходу 25 синхронизации признаков - с блоком 6 формировани адреса. Накопительный регистр 13, регистры блока 14 и счетчик 13 команд св заны внутренней адресной магистралью 26 соThe microprocessor contains an arithmetic logic unit 1 connected by line 2 of receiving and transmitting states to register 3 states, with synchronization bus 4 to block 5 of synchronization, block 6 forming an address and block 7 of asynchronous receiving and transmitting, line 8 receiving and transmitting microcommands with the control memory unit 9, the initial installation line 10 with the source 11 signal of the initial installation of the system unit, the synchronization unit 5, the control memory unit 9 and the address generation unit 6. The micro-command trunk 12 connects block 1 with control memory block 9, state register 3, cumulative register 13, register block 14 (general purpose registers), command counter 15 and decoder 16 micro-commands, and data highway 17 with cumulative register 13 , a block 14 of general purpose registers, a counter 15 of commands, a stack counter 18, a block 19 of a notebook memory, a block 9 of a control memory, and a controllable object. The 3 state register is connected by a bus (bus) of 20 states to the control memory unit 9, a synchronization unit 5 - a line 21 of microcommand execution with a control memory unit 9, to the start input 22 - to the start signal source 23, the synchronization input 24 — with the output of the asynchronous reception-transmission block 7; at the output of the synchronization of signs 25 — with the address generation block 6. The cumulative register 13, the registers of block 14 and the counter of 13 commands are connected by an internal address highway 26 with
счетчиком 27 адреса, счетчиком 28 команд и регистром 29 адреса. Выход 30 регистра 29 адреса соединен сthe counter 27 of the address, the counter of 28 commands and the register 29 of the address. The output 30 of the address register 29 is connected to
, управл емым объектом 31 и блоком 19 блокнотной пам ти; выход 32 счетчика 28 команд - с адресньм мультиплексором 33, выход 34 счетчика 27 адреса с адресным мультиплексором 33, вы10 ход 35 признака адресации блокнотной пам ти блока 6 - с блоком 19 блокнотной пам ти, выход 36 признака адресации операндов и команд блока 6 - со счетчиками 27 и 28 адреса и ко15 манд, выход 37 признака адресации блока 6 - с регистром 29 адреса, а выход 38 признака адресации внешних регистров блока 6 - с управл емым объектом 31. Входы 11 и 23 образуютthe controlled object 31 and the block 19 of the notebook memory; output 32 of instruction counter 28 — with address multiplexer 33; output 34 of address counter 27 with address multiplexer 33; output 35 of addressing attribute of notebook’s memory of block 6 — with block 19 of notebook memory; output 36 of addressing attribute of operands and instructions of block 6 — with the counters 27 and 28 of the address and command 15 mandates, the output 37 of the addressing attribute of block 6 is with the address register 29, and the output 38 of the addressing attribute of the external registers of block 6 is controlled by the object 31. Inputs 11 and 23 form
20 внешний вход 39. Блок 19 блокнотной пам ти, блок 9 управл ющей пам ти и дешифратор 16 микрокоманд соединен линией 40 признаков команд с блоком 5 синхронизации, а линией 41 приз2 3 наков адресации - с блоком 6. Адресный мультиплексор 33 соединен через выход 42 с управл емым объектом 31. Дополнительный арифметико-логический блок 43 соединен лини ми 44 перено30 са с арифметико-логическим блоком 1, линией 8 приема-передачи микрокоманд с блоком 9 управл ющей пам ти, лини- ей 45 приема-передачи состо ний с регистром 3 состо ний, по входу опе35 раций - с микрокомандной магистралью 12, по установочному входу - линией 10 с источником 11 сигнала начальной установки системного уст- ройства, а информационной магистраль20 external input 39. A block 19 of notepad memory, a block of 9 control memory and a decoder of 16 micro-commands are connected by a line of 40 command attributes to a block of 5 synchronization, and a 41-line prize2 3 addressing network is connected to a block 6. Address multiplexer 33 is connected via output 42 with the controlled object 31. The additional arithmetic logic unit 43 is connected by transfer lines 44 to the arithmetic logic unit 1, the transmission command line 8 of microcommands with the control memory unit 9, and the receive state transmission line 45 with a register 3 states, at the input of operations - from the microcoma A single trunk 12, on the setup input - a line 10 with a source 11 signal of the initial installation of the system device, and an information trunk
40 46-с входами-выходами дополнительног блока 47 регистров, дополнительного блока 48 блокнотной пам ти и управл емым объектом 31. Дополнительный блок 47 регистров соединен лини ми40 46-with inputs-outputs of additional block 47 of registers, additional block 48 of notebook memory and controlled object 31. Additional block 47 of registers is connected by lines
45 переносов с накопительным регистром 13, регистрами 14 общего назначени и счетчиком 15 команд, по адресному входу - с микрокомандной магистралью 12, а адресной магистра5Q лью 50 - с входами дополнительного счетчика 51 адреса, дополнительного счетчика 52 команд и дополнительного регистра 53 адреса. Выход дополнительного регистра 53 адреса соединен45 transfers with cumulative register 13, general registers 14 and a command counter 15, at the address input with a microcommand highway 12, and address master 5Q Plot 50 with the inputs of an additional address counter 51, an additional command counter 52, and an additional address register 53. The output of the additional register 53 addresses connected
55 магистралью 54 с дополнительным блоком 48 блокнотной пам ти и управл емым объектом 31, а вход записи регистра 53 - с выходом 37 признака адресации блока 6. Дополнительный55 line 54 with an additional block 48 of the notepad memory and a controllable object 31, and the input of the register 53 record — with the output 37 of the addressing attribute of the block 6. Additional
блок 48 блокнотной пам ти соединен линией 55 переноса счетчика 18 стека с блоком 19 блокнотной пам ти, а по входу выборки - с выходом 35 признака адресации блокнотной пам ти блока 6. Дополнительный счетчик 51 адреса по входу записи соединен с выходом 36 признака адресации операндо и команд блока 6, а по счетному вхо- ду - линией 56 переноса со счетчиком 27 адреса. Причем выход дополнительного счетчика адреса 51 соединен магистралью 57 с входами дополнительного адресного мультиплексора 58, второй вход которого св зан магистралью 59 с выходом дополнительного счетчика 52 команд. Дополнительный счетчик 52 команд соединен по входу записи с выходом 36 признака адреса- ции операндов и команд блока 6, а по счетному входу - линией 61 переноса со счетчиком 28 команд. Дополнительный адресный мультиплексор 58 св зан магистралью 60 с управл емым объек- том 31. Блок 62 прерываний и пр мого доступа соединен по входам 63 и 64 запроса на прерывание и пр мой доступ в пам ть соответственно и выходам 65 и 66 разрешени прерыва- ни и пр мого доступа в пам ть соответственно с управл емым объектом 31 и магистралью 17. Установочный вход блока 62 линией 10 подключен к источнику 11 сигнала начальной установки системного устройства, а по выходу 67 блокировки выдачи адресов - к адресному мультиплексору 33, дополнительному адресному мультиплексору 58, а также входам запрета вы- дачи регистра 29 адреса и дополнительного регистра 53 адреса. Младшие разр ды магистрали 17 соединены с входами разрешени прерывани и разрешени пр мого доступа блока 62 пре рываний и пр мого доступа, а также шиной 4 синхронизации - с блоком 1, линией 68 признака конца команды - с блоком 9 управл ющей пам ти, линией 38 признака адресации внешних ре- гистров - с блоком 6, линией 41 признаков адресации - с дешифратором 16 микрокоманд.The block 48 of the notebook memory is connected by the transfer line 55 of the stack counter 18 to the block 19 of the notebook memory, and the input of the sample is connected to the output 35 of the addressing attribute of the notebook 6 memory of the block 6. The additional counter 51 of the address on the recording input is connected to the output 36 of the addressing attribute operand and commands of block 6, and at the counting inlet - by transfer line 56 with the address counter 27. Moreover, the output of the additional counter of address 51 is connected by trunk 57 to the inputs of additional address multiplexer 58, the second input of which is connected by highway 59 to the output of additional counter 52 of the commands. An additional command counter 52 is connected at the input of the record with the output 36 of the addressing attribute of operands and commands of block 6, and at the counting input with a transfer line 61 with a counter of 28 commands. Additional address multiplexer 58 is connected by trunk 60 to control object 31. Interrupt and direct access unit 62 is connected to interrupt request and direct memory access inputs 63 and 64, respectively, and interrupt enable outputs 65 and 66, respectively. direct access to the memory, respectively, with the controlled object 31 and the highway 17. The installation input of the block 62 is connected by line 10 to the source 11 signal of the initial installation of the system device, and on the output 67 of the block of the issuance of addresses to the address multiplexer 33, an additional addressable from multiplexer 58 and input prohibition cottages You are a register 29 address register 53 and the additional addresses. The minor bits of the highway 17 are connected to the enable inputs of the interrupt and direct access of the block 62 of interruptions and direct access, as well as the synchronization bus 4 with block 1, the command end feature line 68 with the control memory block 9, line 38 the indication of the addressing of external registers - with block 6, the line of 41 addressing attributes - with the decoder of 16 microcommands.
Блок 62 прерываний и пр мого Доступа (фиг. 2) содержит запоминающие элементы 69 и 70, элементы И 71 и 72, элемент ИЛИ 73, запоминающий элемент 74, элементы НЕ 75 и 76, запоминающий элемент 77, элементыInterrupt and Direct Access block 62 (FIG. 2) contains storage elements 69 and 70, elements AND 71 and 72, element OR 73, memory element 74, elements NOT 75 and 76, memory element 77, elements
5 0 5 О Q ,, 5 0 5 About Q ,,
5five
5five
И 7,8 и 79, элемент 80 задержки, элемент И 81, элементы НЕ 82 и 83, запоминающий элемент 84, элемент ИЛИ 85, элемент И 86, элемент 87 задержки и элементы НЕ 88 и 89. Запоминающий элемент 69 по информационному входу соединен одним разр дом магистрали 17 с регистром 13, регистрами 14 и счетчиком 15, а по выходу - линией 90 с первым входом элемента И 71, второй вход которого линией 63 запроса на прерывание св зан с управл емым объектом 31. Выход элемента И 71 линией 92 соединен с тактирующим входом запоминающего элемента 74, выход 96 которого подключен к информационному входу запоминающего элемента 77, тактирующий вход которого линией 68 признака конца команды соединен с блоком 9. Выход 99 запоминающего элемента 77 соединен линией 65 разрешени прерывани с управл емым объектом 31, первым входом элемента И 81 и первым входом элемента ИЛИ 85, выход которого линией 67 блокировки вьщачи адресов св зан с адресным мультиплексором 33, адресным мультиплексором 58, регистром 29 и регистром 53, Выход 102 элемента И 81 соединен с информационным входом запоминающего элемента 74, информационный вход запоминающего элемента 70 -одним разр дом магистрали 17 с регистром 13, регистрами 14 и счетчиком 15. Выход 91 запоминающего элемента 70 соединен с первым вхадом элемента И 72, второй вход которого линией 64 запроса на пр мой доступ в пам ть подключен к управл емому объекту 31, а выход 93 - к третьему входу элемента И 78 и входу элемента НЕ 75, выход 95 которого соединен с входом элемента 80 задержки, выход 98 которого св зан с тактирующим входом запоминающего элемента 84, установочный вход которого линией 106 соединен с выходом , а выход - линией 104 с входом элемента 87 задержки. Выход элемента 87 линией 106 св зан с входом элемента НЕ 89, выход 107 которого соединен с вторым входом элемента И 79, первый вход которого линией признака конца команды 68 подключен к блоку 9 и второму входу элемента И 78. Выход 101 элемента И 79 соединен с входом элемента НЕ 83, выход 103 которого св зан с вторым входом элемента И 86, выход 105 которого соединен с входомAnd 7.8 and 79, delay element 80, element AND 81, elements NOT 82 and 83, memory element 84, element OR 85, element 86 and element 86, delay element 87 and elements NOT 88 and 89. Memory element 69 is connected to the information input one bit of highway 17 with register 13, registers 14 and counter 15, and at the exit - line 90 with the first input of the element AND 71, the second input of which by line 63 of the interrupt request is connected with the controlled object 31. The output of the element And 71 line 92 connected to the clock input of the storage element 74, the output 96 of which is connected to the information input ode storage element 77, the clock input of which by line 68 of the command end flag is connected to block 9. Output 99 of memory element 77 is connected by interrupt enable line 65 to the controllable object 31, first input element AND 81 and first input element OR 85, output of which line 67 address blocking is associated with the address multiplexer 33, the address multiplexer 58, the register 29 and the register 53, the Output 102 of the element And 81 is connected to the information input of the storage element 74, the information input of the storage element 70 is one the discharge of the highway 17 with the register 13, the registers 14 and the counter 15. The output 91 of the storage element 70 is connected to the first input of the element 72, the second input of which by line 64 of the request for direct memory access is connected to the controlled object 31, and output 93 - to the third input of the AND element 78 and the input of the HE element 75, the output 95 of which is connected to the input of the delay element 80, the output 98 of which is connected to the clocking input of the storage element 84, the installation input of which is connected to the output line 106 and the output 104 the input element 87 delay. The output of element 87 by line 106 is connected with the input of element HE 89, the output 107 of which is connected to the second input of element AND 79, the first input of which is indicated by the end of the command line 68 to block 9 and the second input of element 78. The output 101 of element And 79 is connected to the input element NO 83, the output 103 of which is connected with the second input of the element And 86, the output 105 of which is connected to the input
элемента НЕ 88, выход которого шиной 4 синхронизации подключен к блоку 1, Элемент ИЛИ 73 по первому входу соединен линией А1 признаков адресации с дешиф- ратором 16, по второму входу - линие 38 признаков адресации внешних регистров с блоком 6, а по выходу 94 - с входом элемента НЕ 76, выход 97 которого св зан с первым входом элемента И 78, выход 100 которого подключен к входу элемента НЕ 82, выход которого линией 66 разрешени пр мого доступа соединен с вторым входом элемента ИЛИ 85, первым входом элемента И 86 и управл емым объектом 31 Установочные входы запоминающих элементов 69, 70 и 77 и второй вход элемента И 81 линией 10 соединены с источником 11 сигнала начальной установки системного устройства, а тактирующие входы запоминающих элементов 69 и 70 линией 38 признака адресации внещних регистров - с блоком 6.The element HE 88, whose output by the synchronization bus 4 is connected to block 1, the element OR 73 is connected to the first input by the addressing line A1 with the decoder 16, to the second input to the line 38 of the addressing signs of the external registers to block 6, and to output 94 with the input element HE 76, the output 97 of which is connected with the first input of the element AND 78, the output 100 of which is connected to the input of the element NO 82, the output of which is connected by a direct access direct line 66 to the second input of the element OR 85, the first input of the element 86 and 86 controlled object 31 Setup inputs memory you elements 69, 70 and 77 and the second input of AND gate 81 line 10 connected to a source 11 of signal the initial installation of system devices, and timing inputs of storage elements 69 and 70 of addressing lines 38 of feature vneschnih register - with the unit 6.
Блок 6формировани адреса (фиг. 5) содержит первый 108, второй 109 и третий 110 запоминающие элементы, элементы И 111-116, четвертый запоминающий элемент 117, а также элементы И 118-120. Структура блока 6 полностью аналогична структуре блока управлени адресацией известного устройства;The address formation unit 6 (FIG. 5) contains the first 108, the second 109 and the third 110 storage elements, And 111-116 elements, the fourth storage element 117, and And 118-120 elements. The structure of block 6 is completely similar to the structure of the addressing control block of a known device;
Блок 7 асинхронного приема-передачи (фиг. 6) содержит элемент 121 задержки , элемент И 122, элемент 123 задержки, элементы И 124-126, элементы 127 и 128 задержки, элемент И 129, магистральный переключающий элемент 130, элемент НЕ 131, запоминающий элемент 132, элемент И 133, элемент 134 задержки, запоминающий элемент 135, элемент ИЛИ 136 и магистральные переключающие элементы 137 и 138. Блок 7 асинхронного приема-передачи полностью идентичен блоку асинхронного приема-передачи известного устройства.Block 7 asynchronous reception-transmission (Fig. 6) contains a delay element 121, an AND element 122, a delay element 123, an AND element 124-126, a delay element 127 and 128, an AND element 129, a main switching element 130, a HE element 131 that stores element 132, element 133, delay element 134, memory element 135, element OR 136, and trunk switching elements 137 and 138. Block 7 of asynchronous reception-transmission is completely identical to the unit of asynchronous reception-transmission of a known device.
ЬлЬк 5 синхронизации (фиг. 7) образуют элемент И 139, элемент 140 задержки, элемент И 141, элементы НЕ 142 и 143, элементы ИЛИ 144 и 145, элемент И 146, запоминающий элемент 147, элемент НЕ 148, элемент 149 задержки, запоминающий элемент 150, элемент И 151, запоминающие элементы 152-154, элемент И 155, элемент 156 задержки, элемент И 157. Структура блока 5 синхронизации пол0The sync 5 (Fig. 7) form an AND element 139, a delay element 140, an AND element 141, a HE element 142 and 143, an OR element 144 and 145, an AND element 146, a memory element 147, a HE element 148, a delay element 149 that stores element 150, element And 151, storing elements 152-154, element And 155, element 156 of delay, element And 157. The structure of synchronization unit 5 pol0
5five
5five
00
5five
00
5 .five .
ностью аналогична структуре блока синхронизации известного устройства.is similar in structure to a synchronization unit of a known device.
Арифметико-логический блок 1 и дополнительньА арифметико-логический блок 43 предназначены дл выполнени арифметических, логических и сдвиговых операций над операндами и образуют единое арифметико-логическое устройство (АЛУ). Блок 1 и дополни- тельный блок 43 могут быть построены, например, на комбинационных схемах четырехразр дного арифметико-логического узла с асинхронным переносом.The arithmetic logic unit 1 and the additional arithmetic logic unit 43 are designed to perform arithmetic, logic and shift operations on operands and form a single arithmetic logic unit (ALU). Block 1 and additional block 43 can be built, for example, on combinational circuits of a four-bit arithmetic logic node with asynchronous transfer.
Регистр 3 состо ни имеет четыре разр да и содержит триггер расширени (Р), триггер знака (3), триггер переполнени (П), триггер нул (Н). После заверщени операции он фиксирует текущее состо ние арифметико- логического устройства. Его выходы, соединенные магистралью 20 с блоком 9 управл ющей пам ти, управл ют ветвлением последовательностей микрокоманд в зависимости от состо ни АЛУ.The 3 state register has four bits and contains an expansion trigger (P), a character trigger (3), an overflow trigger (P), a zero trigger (H). After the operation is completed, it records the current state of the arithmetic logic unit. Its outputs, connected by trunk 20 to control memory unit 9, control the branching of sequences of micro-instructions, depending on the state of the ALU.
Блок 5 синхронизации организует цикл выполнени команд.The synchronization unit 5 organizes the command execution cycle.
Блок 6 формирует абсолютный адрес, вырабатыва управл ющие сигналы дл приема старшего и младшего адресного слова на регистр 29 адреса, счетчик 27 адреса и счетчик 28 команд, а также на регистр 53 адреса, счетчик 51 адреса и счетчик 52 команд.Unit 6 generates an absolute address, generating control signals for receiving the high and low address word to address register 29, address counter 27 and command counter 28, as well as address register 53, address counter 51 and command counter 52.
Блок 7 асинхронного приема-передачи формирует сигналы-идентификаторы, обеспечивающие асинхронный обмен по магистрал м.Block 7 asynchronous reception-transmission generates identification signals, providing asynchronous exchange through the main lines m.
Блок 9 управл ющей пам ти (УП) предназначен дл хранени и вьщачи микрокоманд, обеспечивающих управление различными блоками микропроцессора в цикле выполнени команды начального пуска и процедуры прерывани программы.The control memory unit (UE) 9 is intended for the storage and storage of micro-commands that provide control of various microprocessor units in the cycle of execution of the initial start command and the program interruption procedure.
00
5five
Накопительный регистр 13, реги- гистры 14 общего назначени , счетчик 15 команд и дополнительньй блок 47 регистров образуют единый узел регистров (УР), в котором накопительный регистр 13 и его продолжение в блоке 47 регистров обеспечивает выполнение операций и промежуточное хранение операндов, регистры 14 и их продолжени в блоке 47 регистров используютс как универсальные программно доступные регистры дл построени эффективных программ, а счетчик 15 и его продолжение в блоке 47A cumulative register 13, general registers 14, a command counter 15 and an additional register block 47 constitute a single register node (UR), in which the cumulative register 13 and its continuation in block 47 registers provide operations and intermediate storage of operands, registers 14 and their continuations in block 47 of registers are used as universal program accessible registers for building efficient programs, and counter 15 and its continuation in block 47
формирует младшее слово последовательных адресов команд.forms the low word of consecutive command addresses.
Распределение регистров УР: РО, Р1 и Р2 - регистры общего назначени ; РЗ - регистр-указатель старшего слова адреса операнда; Р4 - регистр- указатель младшего слова адреса операнда; Р5 - регистр-указатель стека; Рб - регистр-указатель старшего слова адреса команды; Р7 - счетчик адреса команды.The allocation of registers SD: RO, P1 and P2 - general purpose registers; RZ - register-pointer of the high word of the address of the operand; P4 - register - the pointer of the younger word of the address of the operand; Р5 - stack register-pointer; RB - register-pointer high word address of the team; P7 - team address counter.
Дешифратор 16 микрокоманд обеспечивает формирование управл ющих сигналов в цикле выполнени микрокоманды .A decoder of 16 micro-instructions provides for the generation of control signals in the execution cycle of a micro-command.
Счетчик 18 и его продолжение в блоке 48 предназначен дл организаци программного стека.Counter 18 and its continuation in block 48 is intended for organizing the software stack.
Блок 19 блокнотной пам ти и дополнительный блок 48 блокнотной пам ти образуют блокнотный накопитель (БН) промежуточных результатов и переменных параметров. Ячейки этого накопител не адресуютс по счетчику команд , поэтому их содержимое не может быть командой.The block 19 of notepad memory and the additional block 48 of notepad memory form a notepad drive (BN) of intermediate results and variable parameters. The cells of this accumulator are not addressed by a command counter, so their contents cannot be a command.
Счетчик 27 адреса и счетчик 51 адреса хран т старшие разр ды абсолютного адреса операнда, счетчик 28 команд и счетчик 52 команд - старшие разр ды адреса команды, регистр 29 адреса и регистр 53 адреса - младшиз разр ды адресов операндов и команд.The address counter 27 and the address counter 51 store the high-order bits of the operand’s absolute address, the command counter 28, and the command counter 52 — the high-order bits of the command address, the address register 29 and the address register 53 — the lower bits of the operands and commands.
Адресный мультиплексор 33 и мультиплексор 58 передают во внешнюю пам ть старшее адресное слово либо со счетчика команд 28 и счетчика 52 команд соответственно в режиме выборки команды, либо со счетчика адреса 27 и счетчика 51 адреса операнда соответственно в режиме выборки операндаThe address multiplexer 33 and multiplexer 58 transmit to the external memory the upper address word either from the command counter 28 and the command counter 52, respectively, in the command fetch mode, or from the address counter 27 and operand address counter 51, respectively, in the operand fetch mode
БЛОК 62 прерываний и пр мого достпа по сигналу управл емого объекта 31 по линии 63 блокирует выполнение следующей команды и после завершени текущей команды организует процедуру прерывани программы, а по сигналу от управл емого объекта 31 по линии 61 обеспечивает в промежутках между циклами записи и считывани микропроцессора пр мой доступ в пам ть.The interrupt and direct access block 62 on the signal of the controlled object 31 through line 63 blocks the execution of the next command and after completing the current command organizes the program interruption procedure, and on the signal from the controlled object 31 on line 61 provides between microprocessor read and write cycles Direct access to memory.
Так же, как и в известном устройстве , основные процедуры, выполн емые микропроцессором, организуютс микропрограммно.In the same way as in the known device, the main procedures performed by the microprocessor are microprogrammed.
После начальной установки, осуществл емой сигналом на шине 10, вырабатываемым на линии 39 сигналомAfter the initial installation, carried out by the signal on the bus 10, generated on line 39 by the signal
306348306348
1 1, блоки и узлы микропроцессора устанавливаютс в исходное состо ние . Сигнал на линии 22 инициирует блок 5 синхронизации так, что на его выходах формируютс управл ющие сигналы , необходимые дл организации цикла начального пуска. При этом УП 9, инициируема сигналом по линии 10 21, формирует на магистрали 12 последовательность микрокоманд, обеспечивающую установку регистров-указателей адресов и счетчиков команд в состо ни , соответствующие передаче 15 управлени на нулевую чейку внешней пам ти программы. Таким образом, выполнение программ всегда начинаетс с нулевой чейки пам ти программ.1 through 1, the microprocessor units and nodes are reset. The signal on line 22 initiates the synchronization unit 5 so that the control signals necessary for organizing the initial start-up cycle are generated at its outputs. At the same time, UE 9, initiated by a signal on line 10 21, generates a sequence of microinstructions on trunk 12, ensuring the installation of register-pointers of addresses and command counters in the state corresponding to the transfer of control 15 to the zero cell of the external program memory. Thus, program execution always starts at program zero.
00
5five
При поступлении команды по магистрал м 17 на вход УП 9 на магистрали 12 разворачиваетс соответствующа ей последовательность микрокоманд, обеспечивающа обработку операндовWhen a command arrives on highway 17 to the input of UE 9 on highway 12, the corresponding sequence of microinstructions is deployed, which ensures the processing of operands.
5 наход щихс в регистрах 14 и их продолжени х в блоке 47 регистров или БН или поступающих из внешней пам ти операндов по магистрал м 17 и 46. При этом дополнительный блок 43 работает5 located in registers 14 and their continuations in block 47 of registers or BN or operands coming from external memory via highways 17 and 46. At the same time, additional block 43 operates
0 параллельно и синхронно с арифметико-логическим блоком 1, что обеспечиваетс его подключением по управл ющим входам и установочному входу к тем же лини м и магистрал м, что и соответствующие управл ющие входы блока 1. Св зь по лини м 44 переноса и управлени с арифметико-логическим блоком 1 обеспечивает обработку операнда в АЛУ как единого целого, а магистрали .17 и 46 образуют единую шину данных микропроцессора.0 in parallel and synchronously with the arithmetic logic unit 1, which is ensured by connecting it via control inputs and a setup input to the same lines and lines as the corresponding control inputs of block 1. Communication via transfer and control lines 44 the arithmetic logic unit 1 provides processing of the operand in the ALU as a whole, and the highways .17 and 46 form a single microprocessor data bus.
Блок 47 регистров работает параллельно и синхронно с накопительным регистром 13, регистрами 14 и счетg чиком 15, поскольку его адресныйBlock 47 of the registers operates in parallel and synchronously with the cumulative register 13, registers 14 and the counter 15, since its address
вход подсоединен к общей микрокомандной магистрали 12, а линии 49 переноса и управлени объедин ют соответствующие регистры в единое целое.the input is connected to the common micro-command trunk 12, and the transfer and control lines 49 combine the respective registers into a single unit.
БН, состо щий из блока 19 блокнотной пам ти со счетчиком программного стека 18 и дополнительного блока 48 блокнотной пам ти организован так, что хранит операнды, разр дность которых соответствует разр дности АЛУ и УР, а их выборка и вьщача на магистрали 17 и 46 происходит параллельно как в блоке 19 блокнотной пам ти, так и. в дополнительном блоке 48 благодар BN consisting of block 19 of notepad memory with a counter of software stack 18 and an additional block 48 of notepad memory is organized in such a way that it stores operands, the size of which corresponds to the width of the ALU and SD, and their selection and output on line 17 and 46 occurs in parallel, both in block 19 of the notebook, and. in additional block 48 thanks
00
00
5five
объединению последних управл ющими лини ми 55 с блоком 19 блокнотной пам ти и подключению по управл ющему входу к тому же выходу 35, что и блок 19, блока 6.combining the latter with control lines 55 with block 19 of the notebook memory and connecting via a control input to the same output 35 as block 19, block 6.
При организации на базе микропроцессора вычислительной системы основным управл емым объектом 31 дл него вл етс пам ть, котора , как и дл известного устройства, делитс на область программ и данных (ОПД), область пам ти блокнотного типа (ОПБ и область регистров периферийных устройств (ОП). Кажда из этих областей выбираетс с помощью признаков, вырабатываемых блоком 6 на шинах 35 и 38 по микрокоманде, обеспечивающей передачу адреса в соответствующую область пам ти, котора расшифровываетс дешифратором 16 и возбуждает на его выходе А1 сигнал, инициирующий выработку этих признаков. Ячейки областей пам ти адресуютс абсолютным адресом на адресных выходах 30, 42, 54 и 60 микропроцессора, причем адресные выходы 60 и 42 мультиплексора 58 и адресного мультиплексора 33 адресуют выбранную подобласть пам ти (страницу), а адресны выходы 30 и 54 регистра адреса 29 и регистра 53 адреса адресуют чейку и подобласти.When organizing a microprocessor-based computing system, the main controlled object 31 for it is a memory, which, as for a known device, is divided into a program and data area (PDD), a notepad type memory area (OPB and a peripheral register area ( OP). Each of these areas is selected using the signs generated by block 6 on tires 35 and 38 according to a micro-command that transfers the address to the corresponding memory area, which is decoded by decoder 16 and excites A1 s at its output The cell initiates the generation of these features. The memory area cells are addressed with an absolute address at address outputs 30, 42, 54, and 60 of the microprocessor, with address outputs 60 and 42 of multiplexer 58 and address multiplexer 33 addressing the selected memory sub-area (page), and address outputs 30 and 54 of the address register 29 and the address register 53 address the cell and subregions.
Дл адресации чейки в ОПД в процессе выполнени команды, содержащей в своем формате полный абсолютный адрес, УП 9 формирует на магистрали микрокоманд 12 микрокоманду, обеспечивающую передачу старшего адресного слова по магистрал м 50 и 26. При этом дешифратор 16 формирует сигнал по линии 40, который прив зываетс к сигналам асинхронного приема-передачи по линии 24 из блока 7 в блоке 7 синхронизации и по линии 25 поступает в блок 6, который, в свою очередь, формирует уровень по линии 36 дл приема старшего адресного слова либо в счетчик 27 адреса и счетчик 51 адреса, либо в счетчик 28 команд и счетчик 52 команд, а также соответствующий уровень на линии 38 в зависимости от того, адресуетс операнд или команда. По следующей микрокоманде из УР по магистрал м 50 и 26 передаетс младшее адресное слово. При этом блок 6 форIn order to address a cell in the OPD, in the process of executing a command containing a full absolute address in its format, UE 9 generates a microinstruction on the backbone of micro-commands 12 that transmit the high address word through highways 50 and 26. In this case, the decoder 16 generates a signal on line 40, which is connected to asynchronous reception and transmission signals via line 24 from block 7 in block 7 of synchronization and via line 25 enters block 6, which in turn forms a level through line 36 to receive the high-order address word or to address counter 27 and etchik address 51 or to the counter 28 and counter 52 instruction commands and the appropriate level on a line 38 depending on whether or command operand is addressed. According to the following microcommand, a lower address word is transmitted from lines 50 and 26 from the UR. In this case, block 6 odds
мирует по сигналу асинхронного приема-передачи , поступающему из АЛУ поpeaces on the asynchronous reception and transmission signal coming from the ALU on
10ten
2020
2525
3306341033063410
линии 4, сигнал по линии 37, обеспечивающий прием младшего адресного слова на регистр 29 и регистр 53. Адресный мультиплексор 33 и адресный мультиплексор 58 транслируют старшее адресное слово, поступающее по магистрали 34 из счетчика 27 адреса и магистрали 57 из счетчика 51 адреса, если выбираетс операнд, либо поступа- ющее по магистрали 32 из счетчика команд, 28 и магистрали 59 из счетчика 52 команд , если адресуетс команда, во внешнюю пам ть, выбира таким образом под15 Ъбласть. Младшее адресное слово передаетс из регистра 29 адреса и регистра 53 адреса по магистрали 3D и 54 соответственно в БН и внешнюю пам ть , выбира чейку в подобласти. Поскольку в большинстве случаев команды и операнды выбираютс из пам ти последовательно, дл выборки следующей чейки нет необходимости выбирать новую подобласть и следующа команда может содержать только млад- щую часть абсолютного адреса. Более того, при последовательном выборе чеек счетчики 27 и 51 адреса, работа синхронно, при переполнении регистра - указател адреса Р4 в УР обеспечивают автоматический переход из одной страницы в другую, благодар св зи ho линии 56. Аналогична процедура благодар св зи по линии 61 выполн етс и в счетчике 28 команд со счетчиком 52 команд при переполнении счетчика адреса Р7 и УР.line 4, the signal on line 37, which provides reception of the lower address word to register 29 and register 53. Address multiplexer 33 and address multiplexer 58 broadcast the high address word coming through highway 34 from address counter 27 and highway 57 from address counter 51, if selected The operand, or arriving via highway 32 from the command counter, 28 and highway 59 from the counter of 52 commands, if the command is addressed to the external memory, thus select the area 15. The lower address word is transmitted from address register 29 and address register 53 via trunk 3D and 54, respectively, to the BN and external memory, selecting a cell in the subdomain. Since in most cases the instructions and operands are selected from the memory sequentially, there is no need to select a new subarea to fetch the next cell and the next instruction can contain only the younger part of the absolute address. Moreover, with the sequential selection of cells, the counters 27 and 51 work synchronously, when the register is full, the address pointer P4 in the UR provides automatic switching from one page to another, thanks to the ho link 56 line. There are also 28 commands in the counter with a counter of 52 commands when the counter is full of the address P7 and SD.
У известного устройства механизм прерывани программы отсутствует, следовательно, УП 9 не содержит последовательности микрокоманд, соответствующей этой процедуре. Однако в системе команд известного устройства имеетс команда обращени к подпрог-In a known device, the program interruption mechanism is absent, therefore, UE 9 does not contain a sequence of micro-instructions that correspond to this procedure. However, in the command system of the known device, there is a command to address the subprogramming
45 рамме, по которой текущее содержимое счетчика команд и регистров-указателей адреса переписываетс в стек, расположенный в блокнотной пам ти, и управление передаетс по абсолютному адресу, записанному в формате команды . С использованием этой команды процедура прерывани организуетс следующим образом. Внешнее устройство , требущее прерывани , вырабатывает сигнал по линии 63. Если прерывание разрешено, т.е. в запоминающий элемент 69 блока 62 предварительно по магистрали 17 из УР записана 1 и уровнем на линии 90 от3045 to the frame whereby the current contents of the instruction counter and address-pointer registers are rewritten to the stack located in the notepad memory, and the control is transferred to the absolute address written in the command format. Using this command, the interrupt procedure is organized as follows. An external device requiring an interrupt generates a signal on line 63. If the interrupt is enabled, i.e. in the storage element 69 of block 62, it is preliminarily recorded along line 17 from the UR by 1 and the level on line 90 from 30
3535
4040
5050
5555
крыт элемент И 71, этот сигнал подготавливает генератор одиночного импульса ГОИ, построенный на запоминащих элементах 74 и 77 и элементе И 81, разреша его срабатывание по сигналам, поступающим по линии 68 из УП 9. В конце выполнени текущей команды УП 9 вырабатывает признак Конец команды по линии 68, по которому ГОИ срабатывает, устанавлива на выходе 99 запоминающего элемента 77 уровень, который передаетс по линии 65 на все внешние устройства, в том числе и то, которое потребовало прерывани , и вл етс сигналом подтверждени приема запроса на прерывание , а также через элемент ИЛИ 85 поступает по линии 67 на адресный мультиплексор 33, мультиплексор 58, регистр 29 и регистр 53, отключа их от магистралей 42, 60, 30 и 54 соответственно. Микропроцессор переходит к выборке следующей команды, выставл старшее слово ее адреса на счетчик 28 и счетчик 52 и младшее слово на регистр 29 и регистр 53. Однако, поскольку адресный мультиплексор 33 и му льтиплексор 58, а также регистр 29 и регистр 53 отключены от адресных магистралей, следующа команда не выбираетс из пам ти команд. Вместо этого устройство, требующее прерьшани , получив сигнал по линии 65, а также по линии 38, выставл ет на магистрали 17 первое слово вектора прерывани , которое представл ет собой код команды обращени к подпрограмме.-Получив такой код, УП 9 выполн ет вместо следующей команды команду обращени к подпрограмме , т.е. записывает в стек адрес следующей команды, вл ющийс в данном случае адресом выхода из программы обработки прерывани , увеличивает его на 1, организует обращение в пам ть за адресом перехода к подпрограмме. Снова вместо этого адреса устройство, требующее прерывани , выставл ет на магистрал х 17 и 46 второе слово вектора прерывани вл ющеес старшим адресным словом перехода по прерыванию. Поскольку УП 9 продолжает выполнение команды обращени к подпрограмме, это слово Записываетс в регистр-указатель старшего слова адреса команды РО. Аналогично на счетчик адреса команд Р7 заноситс младшее слово адресаcovered by an element And 71, this signal prepares a single GOI pulse generator, built on memory elements 74 and 77 and element 81, allowing it to be triggered by signals coming in from line 68 from UP 9. At the end of the current command, UP 9 produces a sign End of command on line 68, through which the GOI is triggered, sets at output 99 of the storage element 77 a level that is transmitted via line 65 to all external devices, including the one that required interruption, and is a confirmation signal for receiving the request for pre snatching, as well as through the element OR 85, enters via line 67 to address multiplexer 33, multiplexer 58, register 29 and register 53, disconnecting them from highways 42, 60, 30 and 54, respectively. The microprocessor goes to the next command selection, set the high word of its address to counter 28 and counter 52 and the low word to register 29 and register 53. However, since address multiplexer 33 and multiplexer 58, as well as register 29 and register 53 are disconnected from address highways , the following command is not selected from the instruction memory. Instead, a device requiring a crash, receiving a signal on line 65, as well as on line 38, exposes on line 17 the first word of the interrupt vector, which is the code for the call to the subroutine. After receiving such a code, UE 9 performs instead of the following commands of the callback command to the subroutine, i.e. writes to the stack the address of the next command, which in this case is the exit address of the interrupt processing program, increments it by 1, organizes memory access for the transition address to the subroutine. Again, instead of this address, a device requiring an interrupt exposes on lines 17 and 46 the second word of the interrupt vector which is the high address interrupt transition word. Since UE 9 continues execution of the command to the subroutine, this word is written to the register-pointer of the high word of the address of the PO command. Similarly, the low word of the address is entered to the counter of the address of the commands P7
по прерывателю. На этом выполнение команды обращени к подпрограмме заканчиваетс и УП 9 вновь формирует по линии 68 признак Конец команды, по которому ГОИ блока 62 снимает уровень на выходе 99 запоминающего элемента 77, заверша процедуру прерывани и подключа сн тием сигнала на линии 67 адресный мультиплексор 33 и мультиплексор 58, регистр 29 и регистр 53 к адресныммагистрал м. Таким образом, все необходимые действи дл организации прерывани , а именно on the breaker. At this, the execution of the command to the subroutine ends and UE 9 re-forms on line 68 the sign End of the command, according to which the GOI unit 62 removes the level at the output 99 of the storage element 77, completing the interrupt procedure and connecting the signal on line 67 to the address multiplexer 33 and multiplexer 58, register 29 and register 53 to addressable trunk lines. Thus, all the necessary actions for organizing an interrupt, namely
сохранение адреса выхода из программы обработки прерывани и передачи управлени на первую команду программы обработки прерывани , выполнены. Возвратна основную программу из программы обработки прерывани производитс по нормально исполн емой команде выхода из подпрограммы. Коррекци адреса выхо; да из программы обработки прерывани , необходима в св зи в тем, что вsaving the exit address of the interrupt handler and transferring control to the first command of the interrupt handler are executed. The main program is returned from the interrupt processing program by the normally executed exit command from the subroutine. Correction addresses out; Yes, from the interrupt service routine, it is necessary because
процедуре прерывани микропроцессор выполн ет фиктивную команду обращени в подпрограмме, выполн етс программно .the interrupt routine, the microprocessor executes a dummy reference command in the subroutine, and is executed in software.
На фиг. 3 изображена временна FIG. 3 shows a temporary
диаграмма работы блока прерываний и пр мого доступа в режиме прерывани .diagram of the operation of the interrupt block and direct access in the interrupt mode.
В процедуре начальной установки сигналом с входа 11 запоминающийIn the initial setup procedure, the signal from input 11 is memorized
элемент 69 - триггер разрешени прерывани (ТРП), устанавливаетс в состо ние О, запреща уровнем по линии 90 прохождение запроса на прерывание (ПР) от управл емого объектаelement 69 - interrupt enable trigger (TRP), set to state O, denied by the level on line 90 the interrupt request (PR) from the controlled object
31 по лини 63 через элемент И 71. Одновременно этим же сигналом привод тс в исходное состо ние запоминающие элементы 77 и 74. При таком состо нии прерывани от внешних устройств запрещены. Дл организации работы с прерыванием командой пересылки в ТРП заноситс 1, Теперь запрос на прерывание проходит через элемент И 71 и устанавливает эапоминающий элемент 77 по линии 92 так, что уровень с его выхода 96 разрешает установку запоминающего элемента 77 сигналом конец команды (КК) по линии 68 из УП 9. При поступлении31 along line 63 through AND 71 element. At the same time, the same signal brings the original elements 77 and 74 into the initial state. Interrupts from external devices are prohibited in this state. In order to organize work with interruption by a transfer command in TRP, 1 is entered. Now the interrupt request passes through AND 71 and sets e-memory element 77 along line 92 so that the level from its output 96 permits installation of memory element 77 by command end-of-command (CC) signal 68 of the UE 9. On admission
этого сигнала запоминающий элемент 77 устанавливаетс и вырабатывает сигнал разрешение прерывани (РП) по линии 65, одновременно запреща сброс ГОИ по цепи: вход 11, элемент И 81,of this signal, the storage element 77 establishes and generates an interrupt enable signal (TL) via line 65, simultaneously prohibiting the GOI reset via the circuit: input 11, element 81,
лини 102, и формиру сигнал блокировки адресных устройств через элемент ИЛИ 85 по линии 67. Режим прерывани может быть сброшен только вторьм сигналом КК, означающим нормальное завершение процедуры. После перехода на программу обработки прерывани микропроцессор может запретить прерывани засылкой О в ТРП или оставить их разрешенными. Глубина вложени прерываний, как и у всех подобных устройств, зависит только от глубины программного стека.line 102, and form the blocking signal of the address devices through the element OR 85 via line 67. The interrupt mode can be reset only by the second QC signal, signifying the normal completion of the procedure. After switching to the interrupt processing program, the microprocessor can prohibit interruptions by sending O to the TRP or leave them allowed. The depth of the interrupt, as with all such devices, depends only on the depth of the software stack.
Режим пр мого доступа в пам ть организуетс следующим образом.The direct memory access mode is organized as follows.
Предварительно во внешнее устройство , которое в процессе выполнени программы может потребовать пр могоPreviously to an external device, which may require a direct
доступа в пам ть, занос тс начальньш элемент НЕ 89 по линии 107 ТПД постуи конечньм адреса области пам ти, отведенной дл пр мого доступа. Устройство , подготовив данные и текущий адрес дл записи в пам ть в режиме пр мого доступа или текущий адрес дл чтени из пам ти, в режиме пр мого доступа выставл ет по линии 64 сигнал запроса на пр мой доступ (ПД) Если пр мой доступ разрешен, т.е. запоминающий элемент 70 блока 62 - триггер разрешени пр мого доступа (ТРПД) находитс в состо нии ., сигнал ПД проходит через элемент И 72, открытый уровнем по линии 91, Поскольку цикл пр мого доступа может быть осуществлен только в промежутках между основными циклами обращени в пам ть со стороны микропроцессора , с выхода элемента И 72 сигнал ПД поступает на вход трехвходового элемента И 78. Циклы обращени в блокнотную пам ть и внешнюю пам ть операндов со стороны микропроцессора наиболее полно идентифицируютс сигналомmemory access, the initial element HE 89 is brought in via line 107 of the TPD to be assigned the final address of the memory area allocated for direct access. The device, preparing the data and the current address to be written to the memory in direct access mode or the current address to be read from the memory, in direct access mode exposes on the line 64 a request signal for direct access (PD). If direct access is allowed i.e. the storage element 70 of the block 62 - the direct access enable trigger (TRAP) is in the state., the PD signal passes through the element 72, open level on line 91, Since the direct access cycle can be performed only in the intervals between the main circulation cycles memory from the microprocessor side, from the output of the AND 72 element, the PD signal is fed to the input of the three-input element And 78. The circulation cycles in the notebook memory and the external memory of operands on the microprocessor side are most fully identified by the signal
5050
обращени вБН по линии 41 из дешифрато- доступа, и микропроцессор вновь полу- ра 16 и сигналом выборки полиции 38 из блока 6 соответственно. Два этих сигнала ,, собранные на элементы ИЛИ 73, формируют через элемент НЕ 76 по линии 97 первьш разрешающий уровень на трехвходовьш элемент И 78. Цикл выборки команды из внешней пам ти идентифицируетс сигналом КК из УП 9. Он вл етс вторым разрешающим уровнем дл трехвходового элемента И 78. Таким образом, если не происход т циклы обращени в пам ть со стороны микропроцессора , сигнал 1Щ проходит через элемент НЕ 82 и формирует через эле55the access to VBN via line 41 from the cryptographic access, and the microprocessor is again half 16 and a police signal 38 from block 6, respectively. These two signals, collected on the elements OR 73, form through the element NOT 76 on line 97 the first permitting level on the three-input element 78. The cycle of a command from the external memory is identified by a QC signal from the UE 9. It is the second resolution level for the three-input element 78. Thus, if the microprocessor does not take place memory cycles, the 1SC signal passes through the HE element 82 and forms through
чает возможность обращени в пам ть. В каждом цикле пр мого доступа внешнее устройство анализирует совпадение текущего и конечного адреса области пам ти, отведенной дл пр мого доступа , а при их совпадении прекращает циклы обращени в пам ть. Сообщение основной программе об окончании передачи массива в режиме пр мого доступа может быть организовано, например, в режиме прерывани .It makes it possible to refer to the memory. In each direct access cycle, the external device analyzes the coincidence of the current and final address of the memory area allocated for direct access, and if they match, it stops the memory access cycles. A message to the main program about the end of the array transfer in the direct access mode can be organized, for example, in the interrupt mode.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853877011A SU1330634A1 (en) | 1985-04-03 | 1985-04-03 | Microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853877011A SU1330634A1 (en) | 1985-04-03 | 1985-04-03 | Microprocessor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1330634A1 true SU1330634A1 (en) | 1987-08-15 |
Family
ID=21170526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU853877011A SU1330634A1 (en) | 1985-04-03 | 1985-04-03 | Microprocessor |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1330634A1 (en) |
-
1985
- 1985-04-03 SU SU853877011A patent/SU1330634A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Руководство к пользованию микроэвм Micral фирмы RSE. Авторское свидетельство СССР 894715, кл. G 06 F 15/16, 1981. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3323109A (en) | Multiple computer-multiple memory system | |
| US4028663A (en) | Digital computer arrangement for high speed memory access | |
| US4149238A (en) | Computer interface | |
| US3629854A (en) | Modular multiprocessor system with recirculating priority | |
| EP0172038B1 (en) | Information processor | |
| EP0172493B1 (en) | Information processing system | |
| US5657484A (en) | Method for carrying out a boolean operation between any two bits of any two registers | |
| US4811344A (en) | Device for the testing and checking of the operation of blocks within an integrated circuit | |
| US3924241A (en) | Memory cycle initiation in response to the presence of the memory address | |
| US5018098A (en) | Data transfer controlling apparatus for direct memory access | |
| US4674063A (en) | Information processing apparatus having a sequence control function | |
| SU1330634A1 (en) | Microprocessor | |
| CA1068006A (en) | Method and an arrangement intended to execute data processing instructions after each other in function units of a computer | |
| US20010037440A1 (en) | Data Driven type information processing apparatus | |
| US4467413A (en) | Microprocessor apparatus for data exchange | |
| GB2174517A (en) | System for utilizing an auxiliary data memory unit in a data processing system having separate program and data memory units | |
| JPS5833584B2 (en) | information processing equipment | |
| SU941978A1 (en) | Data exchange device | |
| JP3466728B2 (en) | Information processing system and method | |
| SU1195364A1 (en) | Microprocessor | |
| SU1124275A1 (en) | Microprocessor communication device | |
| SU1601614A1 (en) | Multiprocessor system | |
| RU1807495C (en) | Process-to-process interface | |
| SU1049895A2 (en) | Channel-to-channel adapter | |
| RU1839253C (en) | Device for interface between processor and peripheral devices |