SU1316008A1 - Гибридное интегрирующее устройство - Google Patents

Abstract

Изобретение относитс  к гибридной вычислительной технике и может быть использовано в аналого-цифровых вычислительных системах и устройствах автоматики дл  длительного интегрировани  аналогового сигнала . Цель изобретени  - повьшение точности интегрировани . Устройство содержит блок 1 интегрировани , блок 2 управлени , первый 3 и второй 20 счетчики, первьй 4, второй 5 и третий 19 элементы И, первый 6, второй 7 и третий 23 элементы НЕ, элемент ИЛИ-НЕ 11, первый 12 и второй 13 элементы И-НЕ, дешифратор 14, первый 15 и второй 16 формирователи сигнала, первый 17 и второй 18 триггеры, мультиплексор 21, цифро-аналоговый преобразователь 22. Устройство позвол ет производить непрерьшное интегрирование с высокой точностью и уменьшить в 2 раз диапазон входного напр жени  (вблизи нулевого потенциала), в котором погрешность интегрировани  велика за счет неустойчивой работы компараторов. 4 ил. «е (Л 2if со о о о 00

Description

1

Изобретение относитс  к гибридной вычислительной технике и может быть использовано в аналого-цифровых вычислительных системах и устройствах автоматики дл  длительного интегрировани  аналогового сигнала.

Цель изобретени  - повышение точности интегрировани .

На фиг.1 приведена функциональна  схема гибридного интегрирующего устройства; на фиг.2 - функциональна  схема блока интегрировани ; на фиг.3 - функциональна  схема блока управлени ; на фиг.А - временные диаграммы в соответствующих точках устройства.

Гибридное интегрирующее устройство содержит блок 1 интегрировани , блок 2 управлени , счетчик 3, первый 4 и второй 5 элементы И, первый 6 и второй 7 элементы НЕ, вход 8 тактовых импульсов, первый информационный выход 9 второй информационньо выход 10, элемент ИЛИ-НЕ 11, первый 12 и второй 13 элементы И-НЕ, дешифратор 14, первый 15 и второй 16 формирователи импульсов, первый 17 и второй 18 триггеры, третий элемент И 19, второй счетчик 20, мультиплексор 21, цифроаналоговый преобразователь 22, третий элемент НЕ 23, информационный вход 24 устройства, вход 25 управлени .

Блок 1 интегрировани  содержит переключатель 26, генератор 27 эта- ЛОНН11ГХ токов (ГЭТ),первый 28 и второй 29 усилители посто нного тока, первый 30 и второй 31 конденсаторы. Первый усилитель 28 посто нного тока (Т1Т) и первый конденсатор 30 образуют первый интеграрор 32, второй усилитель 29 посто нного тока и второй конденсатор 31, образуют второй интегратор 33. Блок.1 содержит также компараторы 34 и 35.

Блок 2 управлени  содержит элементы И 36 и 37, четвертый 38 и п тый 39 элементы НЕ, третий 40 и четвертый 41 триггеры, второй 42, третий 43 и четвертый 44 мультиплексоры.

Устройство работает следующим образом .

В интеграторах 32 и 33 поочередно реализуетс  режим двойного интегрировани . Пор док интегрировани  устанавливаетс  с помощью логической переменной Ь, представл ющей собой выход (n-l)-ro разр да счетчика 3. При

082

b О в первом интеграторе 32 реализуетс  первое интегрирование (промежутки времени t и t на диаграмме d), а во втором интеграторе 33 - второе интегрирование (промежутки времени t,- t и tg на диаграмме f). Источник интегрируемого напр жени  при этом через информаци - онньй вход 24 устройства, цифроанало

говый преобразователь 22 и переключатель 26 подключен ко входу первого интегратора 32, первый выход ГЭТ 27 обесточен. Второй выход ГЭТ 27 активизирован . В нем протекает эталонный

ток того или иного направлений (в зависимости от знака напр жени  на выходе второго УПТ 29), который производит уменьшение напр жени  (по абсолютной величине) до нул  на выходе второго УПТ 29.

Величина U2, котора  представл ет собой интеграл входного напр жени  за врем  первого интегрировани , преобразуетс  при этом во временной интервал t . Этот интервал заполн етс  тактовыми импульсами, число которых пропорционально интегралу входного воздействи  за врем  первого интегрировани . Эти импульсы

через первый мультиплексор 21 (например ., через первый информационньй вход) и второй элемент И 5 поступают на выход 10 отрицательного приращени  (промежуток времени t, на

диаграмме 1), поскольку U о, что  вл етс  признаком отрицательного интегрируемого напр жени .

Если Uj 0, то выходные импульсы . по вл ютс  на выходе 9 положительного приращени  (промежуток времени tj- tg на диаграмме s). При b 1 в первом интеграторе 32 реализуетс  второе интегрирование (промежутки времени t и tg на диаграмме d), а во втором интеграторе 33 - первое интегрирование (промежутки времени tg на диаграмме f).

Источник интегрируемого напр жени  при этом через информационный вход 24 устройства, цифроаналоговый преобразователь 22 и переключатель 26 подключен ко входу второго интегратора 33, второй выход ГЭТ 27 обесточен . Первый выход ГЭТ 27 активизирован . Процесс второго интегрировани  в первом интеграторе 32 идентичен описанному вьопе аналогичному процессу во втором интеграторе 33,

поэтому } . промежутке нремепп t - t по нл ютс  импульсы отрицательного прйра1цени  интеграла входного напр жени  , а в промежутке времени tg импульсы положительного приращени  интеграла входного напр жени  .

Дл  реализации описанного выше алгоритма работы устройства необходимо , чтобы в управл емом ГЭТ 27 (принципиальна  схема его идентична аналогичной схеме известного устройства выполн лась следующа  логика работы: при р О (это имеет место при и t 0) эталонный ток подтекает к входам первого и второго интеграторов 32 и 33; при (это имеет место при ) эталонный ток оттекает от вхоДов первого и второго интеграторов 32 и 33.

При b О (второе интегрирование реализуетс  во втором интеграторе ЗЗ) активизироваг: второй выход ГЭТ 2 и обесточен первый, при (второе интегрирование реализуетс  в первом интеграторе 2 активизирован первый выход ГЭТ 27 и обесточен второй. При (реализуетс  второе интегрирование в активизированном выходе ГЭТ 27 протекает эталонный ток соответствующей пол рности, при (второе интегрирование закончено| обесточены оба выхода ГЭТ 27 (промежутки времени t, , t, , t , tg на диаграммах d, f, q, s, 1) Управл ющий сигнал b формируетс  в счетчике 3, который управл ет прохождением сигнала через логический переключатель 2.

Принцип действи  блока 2 управлени  заключаетс  в следующем.

Знак напр жений на выходах первого и второго интеграторов 32 и 33 заноситс  соответственно в третий триггер 40 и четвертый триггер 4 в течении первого интегрировани  в соответствующих интеграторах 32 и 33 в виде опргделенных значений логических переменных q и Ъ, которые выраба тьшаютс  соответственно первым и вторым компараторами 34 и 35. При этом предполагаютс  следующие соотношени : если d(f)5:0, то q (b) 0; если d (f) О, то q (b) 1 .

Второй мультиплексор 42 транслирует запомненное значение q или h (в зависимости от сигнала с) на первый выход логического переключател 

7 . - 160084

2. На этом выходе опразуетс  сигнал Р, которы В Г М 27 управл ет направлением эталонного тока. Так, при b О (второе интегрирование ivu T во г втором интеграторе 33) (второй .м льтиплексор 42 транслирует h с выхода четвертого триггера 41), поэтому Р h.

Допустим, что в течение первого

10 интегрировани  во втором интеграторе 33 вьтолнилось условие U fi О (момент времени t на диаграмме f). При этом р h О (диаграмма р). Это означает, что эталонный ток на

15 втором выходе ГЭТ 27 подтекает к входу второго интегратора 33, что и требуетс  дл  уменьшени  напр жени  на выходе второго интегратора 33. Другие ситуации, которые могут воз20 никнуть в устройстве, можно проанализировать аналогичным способом.

Третий и четвертьпЧ мультиплексоры 43 и 44 совместно с п тым элементом НЕ 39 формируют сигнал q. Аналогично

25 формируетс  сигнал q. Сигнал с 1 обеспечивает прохождение через третий мультиплексор 43 сигнала h (с выхода второго компаратора 35). Этот сигнал поступает на первый и второй (через

30 п тый элемент НЕ 39) информационные входы четвертого мультиплексора 44. Сигнал р О, который действует на управл ющем входе четвертого мультиплексора 44, обеспечивает прохожде 2 ние сигнала h по первому информационному входу четвертого мультиплексора 44 (т.е. без инверсии), поэтому q h.

Анализ диаграмм h и q в проме40 жутке времени t,- t, показывает, что сигнал q О в течении всего времени второго интегрировани  во втором интеграторе 33. Если , как это имеет место в промежутке вре45 мени tj- t, то сигнал р 1 и четвертый мультиплексор 44 пропускает сигнал h по второму информационному входу (т.е. с инверсией), поэтому q h. Анализ диаграмм h,p,q в про50 межутке времени tj- t показьгоает, что в течение всего времени второго интегрировани  во втором интеграторе 33.

ГС Таким образом, при любом знаке выходного напр жени  второго ннтег - ратора 33 сигнал q О в течении всего времени второго интегрировани  во втором интеграторе 33, что соот5

ветствует алгоритму работы всего устройства в целом. Аналогичным образом функционирует логический переключатель 2 и во врем  второго интегрировани  в первом интеграторе 32, только в качестве входных используютс  сигналы г и q. Первый элемент И 4 и второй элемент И 5 обеспечивают прохождение тактовых импульсов на выходы 9 и 10 устройства только в течении второго интегрировани  в соответствующих интеграторах 32 и 33. Это обеспечиваетс  подачей открьшаю- щего сигнала q через второй элемент НЕ 7.

Сигнал р определ ет номер выхода на котором по вл ютс  тактовые импульсы . При р О открыт второй элемент И 5 тактовые импульсы по вл ютс  на втором информационном выходе 10 устройства (выходе 1), которьп-i  вл етс  выходом отрицательного приращени  интеграла входного воздействи . При р открыт первьм элемент И 4 и тактовые импульсы по вл ютс  на первом информационном выходе 9 устройства (выход з), которьш  вл етс  выходом положительного приращени  интеграла входного воздействи .

Четвертый элемент И 36 и п тый элемент И 37 обеспечивают прохождение импульсов записи соответственно в третий триггер 40 и четвертый триггер 41 в течении первого интегрировани  в соответствуюиигх интеграторах 32 и 33.

Элемент ИЛИ-НЕ 11, первый и второй элементы И-НЕ 12 и 13, дешифратор 14, первый и второй формирователи 15 и 16 сигн.ала, первый и второй триггеры 17 и 18, третий элемент И 19, второй счетчик 20, мультиплексор 21, пифроаналоговый преобразователь 22 и третий элемент НЕ 23 придают устройству адаптивные свойства величине входного сигнала. Первоначально управл ющий сигнал на входе 25 управлени  имеет нулевое значение поэтому первьй и второй триггеры 17 и 18, а также второй счетчик 20 наход тс  в нулевом состо нии (управл ющий сигнал принимает единичное значение в начале интегрировани  и сохран ет это значение в течение всего времени интегрировани ).

Нулевой сигнал на выходе второго триггера 18 обеспечивает передачу сигнала через мультиплексор 21 по

60086

первому информационному  ходу fтактовые импульсы проход т на третьи входы первого и второго элементов И 4 и 5 без делени  частоты), блокирует прохождение тактовых импульсов на счетный вход второго счетчика 20 через третий элемент И I9 и задает масштаб преобразовани  цифроаналого- вого преобразовател  22 подключением

О сопротивлени  Rg интегрирующего резистора , который поочередно с помощью переключател  26 подключаетс  ко входам первого и второго интегра- торов 32 и 33 .

5 Если входное напр жение уменьшаетс  и становитс  меньше первого порогового уровн , т.е. uopi где и пор относительно небольшое напр жение, то второй трип-ер 18 ус0 танавливаетс  в единичное состо ние. Это влечет за собой уменьшение эквивалентного сопротивлени  резистора между информационным входом и выходом цифроаналогового преобразовател 

22 до величины Яэ , где R 0,1,2..., что в 2 раз увеличивает масштаб преобразовани  гибридного

интегрирующего устройства. I

Q Дл  компенса ции увеличени  масштаба преобразовани  частота тактовых импульсов уменьшаетс  в 2 раз вторым счетчиком 20, поскольку при единичном сигнале на выходе второго триггера 18 третий элемент И 19 разблокировки и тактовые импульсы поступают на счетный вход второго счетчика 20 с коэффициентом делени  2 . Выходна  последовательность тактовых

д импульсов этого счетчика (уменьшенной частоты проходит через мультиплексор 21 по второму информационному входу и поступает на третьи входы первого и второго элементов И 4 и 5

г вместо последовательности тактовых импульсов номинальной частоты.

Увеличение масштаба преобразовани  (с последующей его компенсацией) позвол ет при малых входных сигналах

Q устройства увеличить крутизну нарастани  напр жени  на выходах первого и второго интеграторов 32 и 33 и за врем  первого интегрировани  в соответствующих интеграторах накопить

большее напр жение на выходах первого и второго интеграторов 32 и 33. Это позвол ет первому и второму компараторам 34 и 35 точнее произвести сравнение соответствующих сигналс5п с нулевьм потенциалом (при малых сранргиваемых напр жени х зачастую наблюдаетс  неустойш-ша  работа ком- параторон ЗА и 35), а значит улучшить точностные характеристики устройства в целом.

Произвольно мен ющеес  входное напр жение может в последующие моменты времени нарастать. Интегрирование с увеличенным масштабом преобразовани  при этом возможно, если Upppj ,где и„рр - второй пороговый уровень, причем U „ор 2 Ь ,,. При вьтолнении услови  /Uj,,/ U второй триггер 18 сбрасьшаетс  в нулевое состо ние и интегрирование продолжаетс  с номинальным масштабом преобразовани . Пороговые напр жени  и„д и Unopt в устройстве не выра- батьгоаютс , а замен ютс  пропорциональными им промежутками времени t - tj, и tp - t соответственно. Пороговые длительности t.,- t и t - t формируютс  счетчиком 3, элементом ИЛИ-НЕ И и дешифратором 14.

Анализ принципа действи  предлагаемого устройства показьгоает, что оно, сохран   достоинства известного устройства, например непрерывное интегрирование с высокими точностью и помехоустойчивостью, имеет преимущества , выражающиес  в уменьшении в 2 раз диапазона входного напр жени  (вблизи нулевого потенциала, в котором погрешность интегрировани  велика за счет неустойчивой работы компараторов.

Claims (1)

1. .Формула изобретени 

   Гибридное интегрирующее устройство , содержащее блок интегрировани , выходы которого подключены к информационным вход-ам блока управлени , управл ющий вход которого соединен с выходом (п-1)-го разр да первого счетчика, первый выход подключен к входу управлени  направлением интегрировани  блока интегрировани , первому входу первого элемента И и через первый элемент НЕ к первому входу второго элемента И, второй выход блока управлени  соединен с входом запуска интегрирующего блока и через второй элемент НЕ с с вторыми входами первого и второго элементов И, выходы которых  вл ютс  первым и вторым информационными выходами устройства, причем вход

   5

   задани  переключени  тактон интегрировани  интегрирукмиего блока подключен к выходу (n-l)-ro разр да первого счетчика, а тактовые входы

   первого счетчика и блока управлени  соединены с входом тактовых импульсов устройства, отличающее- с   тем, что, с целью по ьш1ени  точности интегрировани , в него введены элемент ИПИ-ПЕ, первьш и второй элементы И-НЕ, дешифратор, первый и второй формирователи 1 мпульсов, первый и второй триггеры, третий элемент И, второй счетчик, мульти плексор, третий элемент НЕ и цифро- аналоговый преобразователь, информа- ционньгй вход которого  вл етс  информационным входом устройства, а выход подключен к информационному

   входу блока интегрировани , перва  группа выходов первого счетчика через элемент I-UTH-HE подключена к первому входу первого элемента И-НЕ, втора  группа выходов через дешифратор соединена с первым входом второго элемента И-НЕ, вторые входы первого и второго элементов И-НЕ через первый формирователь импульсов подключены к второму выходу блока управлени , а их выходы соединены соответственно с установочным входом и входом обнулени  второго триггера , выход которого подключен к установочному входу первого триггера , соединенного входом обнулени  с третьей группой выходов первого счетчика через второй формирователь импульсов , выход первого триггера подключен к входам изменени  масштаба преобразовани  цифроаналогового преобразовател  непосредственно и через третий элемент НЕ, первому входу третьего элемента И и управл ющему входу мультиплексора, первый информационный вход которого соединен с входом тактовых импульсов устройства , св занным с вторым входом третьего элемента И, выход тгУетьего элеQ мента И подключен к тактовому входу второго счетчика, выход которого соединен с вторым информационным входом мультиплексора, причем третьи входы первого и второго элементов И под5 ключены к выходу мультиплексора, а вход установки в О устройства подключен к входам начальной установки первого и второго триггеров и входу обнулени  второго счетчика.

   0

   0

   5

   2Б

   р в

   П

   h

   W

   32

   3it

   J/

   33

   29

   ,л-/

   ОЛ-/о / о -/0/7-/9 -/

   g МП «ит нНцИп i HIM-t

   IГ III