SU1298745A2 - Устройство дл формировани исполнительных адресов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в ЭВМ.с относительной адресацией. Изобретение решает задачу расширени  функциональных возможностей устройства путем обеспечени  возможности расширени  числа типов индексации. С этой цепью в устройство дополнительно введены два элемента НЕ 13, 14 и элемент 4И-2ИЛИ-НЕ 15. С помощью этих элементов осуществл - . етс  управл емое вьщеление переменного числа разр дов индексного регистра 9 дл  прибавлени  к значению исходного относительного адреса, 2 з.п. ф-лы, 5 ил. С (Л

Description

Изобретение относитс  к вычислительной технике, предназначено дл  использовани  в электронных цифровых вычислительных машинах с относительной адресацией и  вл етс  усовершенствованием устройства по основ носу авт. св. № 1223229.

Цель изобретени  - расширение функциональных возможностей устройства путем обеспечени  возможности расширени  типов индексации.

На фиг, 1 представлена блок-схема устройства{ на фиг. 2 - функциональна  схема шифратора, на фиг. 3 и 4 - функциональна  схема дешифратора; на фиг, 5 пример формировани  исполнительного адреса.

Устройство содержит регистр 1 ко- манДэ четыре блока 2-5 элементов И, два сумматора 6 и 7, регистр 8 базового адреса, индексный регистр 9, дешифратор 10, шифрат ор 11, коммутатор 12, два элемента НЕ 13 и 14 и элемент 4И-2ИЛИ-НЕ 15.

Устройство имеет вход 16 команды, вход 17 базового адреса, вход 18 индекса, тактовые входы 19-23, выход 24 исполнительного адреса.

Шифратор 11 содержит два элемента И 25 и 26, три элемента И-НЕ 27-29 и два выходных элемента И-ПЕ 30 и 31 и имеет вход 32 блокировки, тактовый вход 33, информационный вход 34, управл ющий выход 35, первый 36 и второй 37 информационные выходы.

Дешифратор 10 содержит четырех- входовый элемент И-НЕ 38, три двух- входовых элемента И-НЕ 39-41, четыре элемента И 42-45, элемент 2И-ИЛИ- НЕ 46i четьфе элемента ИЛИ-НЕ 47-50-, три элемента ИЛИ 51-53, два элементарных дешифратора 54 и 55, четыре сумматора 56-59 и четыре г руппы элементов НЕ 60-63.

Де)1ифратор 10 имеет информацион- 1ый вход 64, тактовый вход 65, первы 66 и второй 67 входы разрешени  маскировани , шину 68 логической единицы , нулевую шину 69, выходную шину 70

Устройство работает следующим образом ,

На регистре 1 команд хранитс  ис- ходньй относительный адрес переменной длины (до шестнадцати разр дов) дл  формировани  исполнительного адреса при относительной адресации. Дп  опр еделени  разр дности элемента операнда, адрес которого формируетс 

на выходе устройства, используютс  разр ды регистра 1 команд, в которых записан двоичный код количества обрабатываемых разр дов (КОР), Под

воздействием тактового сигнала, поступающего на первый тактовый вход 19 устройства, элементы И первого блока 2 элементов И транслируют код относительного адреса с выходов регистра 1 команд на первый вход первого сумматора 6. Одновременно под воздействием тактового сигнала, поступающего на третий тактовый вход 21 устройства, элементы И.блока 5

элементов И передают информацию из индексного регистра 9 на входы коммутатора 12, который производит сдвиг информации, определ ющей номер обрабатываемого элемента операнда массива данных.

Двоичньй код величины сдвига содержимого индексного регистра 9 по вл етс  на выходе шифратора 11; этот код формируе тс  по содержимому разр дов второй группы выходов регистра 1 команд к под воздействием тактового сигнала, поступающего на четвертый тактовый вход 22 устройства и Шифратор 11. В случае, когда КОР

принимает значени  1, 2, 4, 8 или 16, осуществл етс  сдвиг информации в сторону мг адших разр дов в коммутап торе 12, По информации, поступающей с выходов коммутатора 12 на второй

вход первого сумматора 6, происходит арифметическое сложение с относительным адресом, поступившим на первьй вход этого сумматора. При этом по информации, поступающей с третьей

группы выходов реги-стра 1 команд, где хранитс  обратный код количества обрабатываемых разр дов элемента операнда, на информационный вход дешифратора 10 под воздействием так

тового сигнала, поступающего на п тый тактовый вход 23 устройства, происходит формирование маски, верхн   граница (ВГ) которой определ етс  по формуле

ВГ 16 - BCD, 16

(1.2)

где BCD ,

а нижн   граница маски ограничена младшим разр дом,

Сформированна  маска поступает по выходной шине дешифратора 10 на вторые входы элементов И второго

блока 3 дл  окончательного формировани  информации, поступающей с выхода первого сумматора 6 на первые входы элементов второго блока 3, Маска накладываетс  так, что на выходах этих элементов по вл етс  результат арифметического сложени  относительного адреса и вьщеленной части индексного регистра с учетом верхней границы маски.

Дп  значени  КОР, отличного от 1, 2, 4, 8 или 16, поступающего в инверсном виде с третьей группы выходов регистра 1 команд на входы элементов 13 и 15, и производитс  формирование управл ющих сигналов на вькодах этих элементов. Под действи- ем управл ющего сигнала на выходе элемента 14 производитс  блокировка четвертого тактового входа 22 устройства по второму входу элемента И 25 шифратора 11 и осуществл етс  формирование двоичного кода верхней границы маски по следующей формуле:

fO

J5

честна разр дов содержимого индексного регистра, а также расшир етс  число типов индекса1 ии; кроме того, сокращаютс  размеры массивов устройств и блоков, которые предназначены дл  хранени  данных и организации вычислительного процесса.

Экономический эффект достигаетс  за счет сокращени  числа блоков, предназначенных дл  построени  пам ти центрального управл ющего устройства . Предлагаемое устройство позвол ет сэкономить один типовой элемент замены дл  каждого управл ющего устройства .

Claims (3)

1. Формулаизобретени 

   ВГ КОР,

   30

   при этом нижн   граница маски ограничена мпадшими разр дами. Под действием управл ющего сигнала, сформированного на выходе элемента 15, осуществл етс  блокировка управл ющего сигнала на выходе элемента И-НЕ 39 дешифратора tO, что преп тствует формированию маски согласно формуле (1.2) .

   Сформированный на первом сумматоре 6 адрес через элементы второго блока 3 элементов И поступает на первый вход второго сумматора 7 дл  40 арифметического сложени  с содержимым регистра 8 базового адреса, информаци  которого при наличии сигнала , поступающего на второй 20 тактовый вход устройства и вторые входы 5 элементов И третьего блока 4 элементов И, по вл етс  на выходах этих элементов дл  подключени  к второму входу второго сумматора 7. На выходе сумматора 7 формируетс  исполнитель- 50 ный адрес.

   По сравнению с основным изобретением предлагаемое устройство имеет те технико-экономические преимущест1 . Устройство дл  формировани  20 исполнительных адресов по авт. св. № 1223229, отличающ.еес  тем, что, с целью расширени  функциональных возможностей устройства за счет обеспечени  дополнительных ти- 25 пов индексации,в устройство введены (1.3), два элемента НЕ и элемент 4И-211ПИ-НЕ, первый, второй и третий входы которого подключены к входам с первого по третий разр дов информационного входа дешифратора соответственно, четвертый вход элемента 4И-2ИЛИ-НЕ подключен через первый элемент НЕ к четвертому разр ду информационного входа дешифратора и к входам с п то- 35 .го по восьмой элемента 4И-2Ш1И-НЕ, выход которого подключен к первому входу разрешени  маскировани  дешиф-, ратора и к входу второго элемента НЕ, выход которого подключен к входу блокировки шифратора и к второму входу разрешени  маскировани  дешифратора .
2. 2. Устройство по п. 1, отличающеес  тем, что шифратор содержит два элемента И, три элемента И-НЕ и два выходных элемента И-НЕ, причем первый и второй входы первого элемента И  вл ютс  соответственно входом блокировки и тактовым входом шифратора, выход первого элемента И подключен к первым входам второго элемента И и элементов И-НЕ, вторые входы которых  рл ютс  соответствуюва , что расшир ютс  его функциональ- 55 щими разр дами информацион {ого входа ные возможности, так как предлагаемое шифратора, выход второго элемента И устройство дл  формировани  испол-  вл етс  управл ющим выходом шифра- нительных адресов реализует возмож- тора, выход первого элемента И-ИЕ ность использовани  различного коли- подключен к первому входу первого вы

   честна разр дов содержимого индексного регистра, а также расшир етс  число типов индекса1 ии; кроме того, сокращаютс  размеры массивов устройств и блоков, которые предназначены дл  хранени  данных и организации вычислительного процесса.

   Экономический эффект достигаетс  за счет сокращени  числа блоков, предназначенных дл  построени  пам ти центрального управл ющего устройства . Предлагаемое устройство позвол ет сэкономить один типовой элемент замены дл  каждого управл ющего устройства .

   Формулаизобретени 

   2. Устройство по п. 1, отличающеес  тем, что шифратор содержит два элемента И, три элемента И-НЕ и два выходных элемента И-НЕ причем первый и второй входы первого элемента И  вл ютс  соответственно входом блокировки и тактовым входом шифратора, выход первого элемента И подключен к первым входам второго элемента И и элементов И-НЕ, вторые входы которых  рл ютс  соответствую5

   ходного элемента И-НЕ, второй вход которого подключен к первому входу второго выходного элемента И-НЕ и к выходу второго элемента И-НЕ, второ вход второго выходного элемента И-НЕ подключен к выходу третьего элемента И-НЕ, выходы первого и второго выходных элементов И-НЕ  вл ютс  соответственно первым и вторым информационными выходами шифратора .
3. 3. Устройство по п. 1, отличающеес  тем, что дешифратор содержит четырехвходовый элемент И-НЕ, три двухвходовых элемента И-НЕ четыре элемента И, элемент 2И-ИЛИ-НЕ четьфе элемента ИЛИ-НЕ, три элемента ИЛИ, два элементарных, дешифратора , четыре сумматора и четыре группы элементов НЕ. причем входы четырех- входового элемента И-НЕ  вл ютс  соответствующими разр дами информационного входа дешифратора, тактовый вход которого  вл етс  первым входом первого элемента И, выход которого подключен к первым входам элемента 2И-ИЛИ-НЕ и элементов И с второго по четвертый, вторые входы элемента 2И-ИЛИ-НЕ и второго элемента И подключены к выходу четырехвходового элемента И-НЕ, третий и четвертый входы элемента 2И-ИЛИ-НЕ подключены к выходу первого элемента ШШ-НЕ, выход элемента 2И-ШШ-НЕ подключен к первому входу первого двухвходово- го элемента И-НЕ, второй вход которого  вл етс  первьм входом разреше- 1ШЯ маскировани  дешифратора, второй вход разрешени  маскировани  которого подключен к первым входам элементов ИПИ-НЕ и к второму входу первого элемента И, вторые входы элементов ИЛИ-НЕ подключены к соответствующим входам четырехвходового элемента И-НЕ, первый вход которого подключен к первым входам второго и третьего двухвходовых элементов И-НЕ. вторые входы которых подключены соответственно к второму и третьему входам четырехвходового элемента И-НЕ, вы6

   ходы второго и третьего двухвходовых элементов И-НЕ подключены к вторым входам соответственно третьего и четвертого элементов И, выходы вто- .рого, третьего и четвертого элементов И подключены к первым входам соответственно первого, второго и третьего элементов ИЛИ, вторые входы которых подключены к выходам соответственно второго, третьего и четвертого элементов . -ШИ-НЕ, выход и первый вход первого двухвходового элемента И-НЕ подключены к управл ющим входам соответственно первого и

   второго элементарных дешифраторов, первый, второй и третий информационные входы которых подключены к выходам соответственно третьего, второго и первого элементов ИЛИ, первьш разр д входа первого слагаемого первого сумматора под хлючен к входу переноса сумматора и к шине логической единицы, выходы с первого по третий первого элементарного дешифратора подключены соответственно к разр дам с второго по четвертый входа первого слагаемого первого сумматора, выходы с четвертого по седьмой первого эле- ментар юго дешифратора подключены соответственно к разр дам с первого по четвертый вход первого слагаемого второго сумматора, выходы с первого по четвертый второго элементарного деишфратора подключены соответственно к разр дам с первого по четвёртый входа первого слагаемого третьего сумматора, выходы с п того по восьмой второго элементарного дешифратора подключены к разр дам соответственно с первого по четвертый входа первого слагаемого четвертого сумматора , разр ды входов второго слагаемого сумматоров подключены к нулевой шине, выход переноса i-ro сумматора (i 1, 2, 3) подключен к входу переноса (i + 1)-го сумматора, разр ды выхода суммы j-ro сумматора (J - 1 ) подключены к входам соот- ветств5пощих элементов НЕ j-й группы,

   выходы элементов НЕ групп образуют выходную шину дешифратора.

   0V

   Фиг. 2

   67 о 66

   Фиг.З

   Фиг.Ч

   2j6 F DC BA 98 IB 2 10

   /1фес«(. адрк

   Адрес №Я)

   ГЕИСВАЭВ В 3 2 J О

   О

   W

   ВГмаски - 75« J в %

   Мр SIB FESCBA9876St432 10

   /Н Kflhamadpec-t- + (индексный региспу)

   f SCBA3BT65t 2210

   вел О

   Редактор Е.Папп

   Составитель Н.Захаревич

   Техред М.Ходанич Корректор А.Зимокосов

   890/51

   Тираж 673 Подписное ВНИИ1Ш Государственного комитета СССР

   по делам изобретений -и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г, Ужгород, ул. Проектна , 4

   .&sOOlXa

   у/ кар ВГ гсгски Kfffl