SU1292099A1 - Device for checking phase alternation in three-phase network - Google Patents
Device for checking phase alternation in three-phase network Download PDFInfo
- Publication number
- SU1292099A1 SU1292099A1 SU853877609A SU3877609A SU1292099A1 SU 1292099 A1 SU1292099 A1 SU 1292099A1 SU 853877609 A SU853877609 A SU 853877609A SU 3877609 A SU3877609 A SU 3877609A SU 1292099 A1 SU1292099 A1 SU 1292099A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- signals
- circuit
- Prior art date
Links
Landscapes
- Emergency Protection Circuit Devices (AREA)
Abstract
Изобретение относитс к электротехнике , в частности к релейной защите . Цель изобретени - повышение надежности путем упрощени сопр жени блока контрол чередовани фаз с исполнительным блоком. При .пр мом чередовании фаз сети скважность им- :пульсов, поступающих с выходов триггеров 4-6 на входы схемы 7 вы влени большинства из трех сигналов, равна 3, на выходе схемы 7 будет логический О, поступающий на вход исполнительного блока 12. При обратном чередовании фаз сети скважность импульсов, поступаницих с выходов триггеров 4-6 на входы схемы 7, равна 1,5, на выходе схемы 7 будет логическа 1, поступающа на вход исполнительного блока 12. 3 ил. f (Л I Фиг.1 IThis invention relates to electrical engineering, in particular, to relay protection. The purpose of the invention is to increase reliability by simplifying the interface between the phase rotation control unit and the actuating unit. When the network phase alternates, the duty cycle of the pulses coming from the outputs of the flip-flops 4-6 to the inputs of the circuit 7 for detecting most of the three signals is 3, the output of the circuit 7 will be a logical O coming to the input of the execution unit 12. When the reverse phase sequence of the network, the duty cycle of the pulses coming from the outputs of the flip-flops 4-6 to the inputs of the circuit 7 is 1.5, the output of the circuit 7 will be logical 1 coming to the input of the execution unit 12. 3 Il. f (L I Figure 1 I
Description
fOfO
f5f5
1129209911292099
Изобретение относитс к электротехнике и может быть использовано в системах контрол и защиты трехфазных нагрузок от неправильного чередовани фаз сети.The invention relates to electrical engineering and can be used in systems for monitoring and protecting three-phase loads from incorrect alternation of network phases.
Цель изобретени - обеспечение контрол как пр мого, так и обратного чередовани фаз Двум устойчивыми логическими состо ни ми и упрощение сопр жени с 1сполнительным устройством.The purpose of the invention is to provide control of both direct and reverse phase alternation with two stable logical states and simplification of the interface with an additional device.
На фиг.1 изображена функциональна схема устройства; на фиг.2 и 3 временные диаграммы, по сн ющие принцип работы устройства (пр мое и обратное чередование фаз соответственно ) ,1 shows a functional diagram of the device; Figures 2 and 3 are timing diagrams explaining the principle of operation of the device (direct and reverse phase rotation, respectively),
Устройство содержит детекторы 1-3 нулевого уровн , асинхронные R-S триггеры 4-6 схему 7 вы влени большинства из трех входных сигналов , собранную на элементах И-НЕ 8- 11 и исполнительного блока 12. .The device contains zero-level detectors 1–3, asynchronous R-S triggers 4–6, circuit 7 for detecting most of the three input signals, assembled on elements AND-HE 8-11 and executive unit 12..
Устройство работает следующим образом .The device works as follows.
Детекторы 1-3 нулевого уровн вьщел ют и преобразуют в последовательность импульсов нулевые уровни синусоидального напр жени . Импульсы с выходов детекторов 1-3 нулевого уровн поступают на входы асинхронных R-S триггеров 4-6, переключа их. Временные диаграммы напр жений на входах и импульсов наZero-level detectors 1–3 are allocated and zero-level sinusoidal voltage levels are converted into a pulse train. The pulses from the outputs of detectors 1-3 of the zero level are fed to the inputs of asynchronous R-S triggers 4-6, switching them. Timing diagrams of voltages at the inputs and pulses at
2020
2525
30thirty
22
тов и-НЕ 8-11 схемы 7 вы влени большинства из трех сигнапов изображены на диаграммах U10, UN, U12, U13 (фиг.2) соответственно.Comrades and NOT-8-11 of the scheme 7 for detecting the majority of the three signaling signals are shown in diagrams U10, UN, U12, U13 (Fig. 2), respectively.
При обратном чередовании фаз сети скважность импулбЪов, поступающих с выходов триггеров 4-6 на входы схемы 7 вы влени большинства из трех сигналов, равна 1,5, В любой момент времени на одном их входов схемы 7 вы влени большинства из трех сигналов имеетс логический О а на двух тругих входах схемы 7 вы влени большинства из трех сигналов - логические I, Временные диаграммы напр жений на выходах триггеров 4-6 изображены на диаграммах U7„ U8, U9 (фиг.З) соответственно. На выходе схемы 7 вы влени большинства из трех сигналов имеетс логическа 1, поступающа на вход исполнительного устройства 12, Временные диаграммы на выходах злемен- тов И-НЕ 8-11 схемы 7 вы влени боль шинства из трех сигналов изображены на диаграммах U10, U11, U12, U13 (фиг.З) соответственно.In the case of reverse phase network interlacing, the pulse width of impulses coming from the outputs of the flip-flops 4-6 to the inputs of circuit 7 for detecting most of the three signals is 1.5. At any time, one of the inputs for circuit 7 for detecting most of the three signals is logical. and on the two pipe inputs of the circuit 7, the detection of most of the three signals — logical I, Time diagrams of voltages at the outputs of the flip-flops 4–6 are shown in the diagrams U7 and U8, U9 (FIG. 3), respectively. At the output of circuit 7 for detecting most of the three signals, there is a logical 1 arriving at the input of the actuator 12, timing diagrams at the outputs of the AND-NE 8-11 elements of circuit 7 for detecting most of the three signals are shown in diagrams U10, U11, U12, U13 (fig.Z), respectively.
При контроле пр мого и обратного чередовани фаз сети предлагаемым устройством не требуетс дополнитель на обработка выходного сигнала дл сопр жени с исполнительным устройством ,When monitoring the forward and reverse phase interlacing of the network, the proposed device does not require additional output signal processing to interface with the actuator,
Использование предлагаемого уст-.The use of the proposed mouth-.
выходах детекторов 1-3 нулевого уров- 35 ройства в системах контрол и защи- н при пр мом и обратном чередовании ты трехфазных нагрузок от неправиль- фаз сети изображены на диаграммахthe outputs of the detectors 1-3 of the zero level in the control and protection systems with direct and reverse alternation of three-phase loads from the wrong phase of the network are shown in diagrams
U6 (фиг.2 и 3)U6 (Figures 2 and 3)
U, U2, из и U4, U5, соответственно.U, U2, from and U4, U5, respectively.
При пр мом чередовании фаз сети скважность импульсов, поступающих с выходов триггеров 4-6 на входы схемы 7 вы влени большинства из трех сигналов, равна 3. В любой момент времени на одном нз входов схемы 7 вы влени большинства из трех сигналов присутствует логическа 1, а на двух других входах схемы 7 вы влени большинства из трех сигналов - логическа О. Временные диаграммы напр жений на выходах тригг- геров 4-6 изображены на диаграммах U7, U8, U9 (фиг.2) соответственно, На выходе схемы 7 вы влени большинства из трех сигналов имеетс логический О, поступакщий на вход исполнительного устройства 12. Временные диаграммы на выходах элемен40When alternating the phases of the network, the duty cycle of the pulses coming from the outputs of the flip-flops 4-6 to the inputs of the circuit 7 for detecting most of the three signals is 3. At any time, one of the inputs for the circuit 7 for detecting the majority of the three signals has a logical 1, and on the other two inputs of circuit 7, the detection of most of the three signals is logical. O. Time diagrams of voltages at the outputs of the trigger 4-6 are depicted in diagrams U7, U8, U9 (Fig. 2), respectively. At the output of the detection circuit 7 most of the three signals have a logical o arriving at the input of the actuator 12. Timing diagrams at the outputs of the element 40
4545
5050
ного чередовани фаз сети по сравнению с известным позвол ет упростить сопр жение с исполнительным устройством, уменьшить количество используе№.1х элементов и уменьшить стоимость комплектующих элементов на 20%,The alternation of the network phases in comparison with the known one allows to simplify the interface with the actuating device, reduce the number of used No. 1 elements and reduce the cost of the component elements by 20%,
Устройство можно выполнить в мик- роэлектронном исполнении, так как оно не содержит реактивных и подстраиваемых элементов. Работоспособность устройства не зависит от изменени частоты сети и перекоса фаз сети,The device can be made in microelectronic performance, since it does not contain reactive and adjustable elements. The operability of the device does not depend on the change in the network frequency and the phase skew of the network,
Формул аFormula
изобретени the invention
5555
Устройство контрол чередовани фаз в трехфазной сети, содержащее три детектора нулевого уровн и исполнительный блок, отличающеес тем, что, с целью поA phase rotation monitoring device in a three-phase network, comprising three zero-level detectors and an execution unit, characterized in that, in order to
5five
099099
00
5five
00
22
тов и-НЕ 8-11 схемы 7 вы влени большинства из трех сигнапов изображены на диаграммах U10, UN, U12, U13 (фиг.2) соответственно.Comrades and NOT-8-11 of the scheme 7 for detecting the majority of the three signaling signals are shown in diagrams U10, UN, U12, U13 (Fig. 2), respectively.
При обратном чередовании фаз сети скважность импулбЪов, поступающих с выходов триггеров 4-6 на входы схемы 7 вы влени большинства из трех сигналов, равна 1,5, В любой момент времени на одном их входов схемы 7 вы влени большинства из трех сигналов имеетс логический О, а на двух тругих входах схемы 7 вы влени большинства из трех сигналов - логические I, Временные диаграммы напр жений на выходах триггеров 4-6 изображены на диаграммах U7„ U8, U9 (фиг.З) соответственно. На выходе схемы 7 вы влени большинства из трех сигналов имеетс логическа 1, поступающа на вход исполнительного устройства 12, Временные диаграммы на выходах злемен- тов И-НЕ 8-11 схемы 7 вы влени большинства из трех сигналов изображены на диаграммах U10, U11, U12, U13 (фиг.З) соответственно.In the case of reverse phase network interlacing, the pulse width of impulses coming from the outputs of the flip-flops 4-6 to the inputs of circuit 7 for detecting most of the three signals is 1.5. At any time, one of the inputs for circuit 7 for detecting most of the three signals is logical. , and on the two pipe inputs of the circuit 7, the detection of most of the three signals — logical I, Time diagrams of voltages at the outputs of the flip-flops 4–6 are shown in diagrams U7 and U8, U9 (FIG. 3), respectively. At the output of circuit 7 for detecting most of the three signals, there is a logical 1 arriving at the input of the actuator 12, timing diagrams at the outputs of the AND-NE 8-11 elements of circuit 7 detecting most of the three signals are shown in diagrams U10, U11, U12 , U13 (fig. 3), respectively.
При контроле пр мого и обратного чередовани фаз сети предлагаемым устройством не требуетс дополнительна обработка выходного сигнала дл сопр жени с исполнительным устройством ,When monitoring the forward and reverse phase interlacing of the network, the proposed device does not require additional output signal processing to interface with the actuator,
Использование предлагаемого уст-.The use of the proposed mouth-.
35 ройства в системах контрол и защи ты трехфазных нагрузок от неправил35 roystva in systems of control and protection of three-phase loads from improper
4040
4545
5050
ного чередовани фаз сети по сравнению с известным позвол ет упростить сопр жение с исполнительным устройством, уменьшить количество используе№.1х элементов и уменьшить стоимость комплектующих элементов на 20%,The alternation of the network phases in comparison with the known one allows to simplify the interface with the actuating device, reduce the number of used No. 1 elements and reduce the cost of the component elements by 20%,
Устройство можно выполнить в ми роэлектронном исполнении, так как оно не содержит реактивных и подстраиваемых элементов. Работоспособность устройства не зависит от изменени частоты сети и перекоса фаз сети,The device can be made in the world electronic version, since it does not contain reactive and adjustable elements. The operability of the device does not depend on the change in the network frequency and the phase skew of the network,
Формул аFormula
изобретениthe invention
5555
Устройство контрол чередовани фаз в трехфазной сети, содержащее три детектора нулевого уровн и исполнительный блок, отличающеес тем, что, с целью повышени надежности путем упрощени сопр жени блока контрол чередовани фаз с исполнительным блоком,, оно дополнительно снабжено трем асинхронными триггерами и схемой вы влени большинства из трех сиг- .налов, причем выход первого детектора нулевого уровн соединен с входом S первого триггера и входом R третьего триггера, выход второго детектора нулевого уровн соединен с входом S йторого триггера и входо R первого триггера, выход третьего детектора нулевого уровн соединенA phase sequence monitoring device in a three-phase network, comprising three zero-level detectors and an executive unit, characterized in that, in order to increase reliability by simplifying the interface between the phase-rotation control unit and the executive unit, it is additionally equipped with three asynchronous triggers and a majority detection circuit of the three signals, where the output of the first zero-level detector is connected to the input S of the first trigger and the input R of the third trigger, the output of the second zero-level detector is connected to the input S i th R flip-flop and the input of the first flip-flop, the output of the third zero crossing detector is connected
иц us ибits us ib
U1U1
(J из(J of
и то ипand then ip
{JI2 Wt3{JI2 Wt3
ИAND
00
00
ВAT
иand
Л.L.
а.but.
JLJl
J.J.
JLJl
а.but.
1.one.
1.one.
gg
7Л7L
ШSh
Y7AY7A
U7U7
«3L"3L
2L2L
V7V7
7Л7L
SZZLSzzl
J J
t/t /
U7XU7X
IZ2LIz2l
Ш1Ш1
ТЛ ,tTl t
/////////////////////////////////77////// /////////////////////////////// 77 //////
7/////////////////////////////7/// 7//7/77. „ i7 //////////////////////////// 7 /// 7 // 7/77. „I
V/////////////////////////////777//7/77/77. tV /////////////////////////// 777 // 7/77/77. t
920994920994
с входом S третьего триггера и входом R второго триггера, выход Q первого триггера соединен с первым вхо- дом схемы вы влени большинства из 5 трех входных сигналов, выход Q второго триггера соединен с вторым входом схемы вы влени большинства из трех входных сигналов, выход Q третьего триггера соединен с третьим входим схемы вы влени болыпинства из трех входных сигналов, выход схемы вы влени большинства из трех входных сигналов соединен с входом исполнительного блока.with input S of the third flip-flop and input R of the second flip-flop, output Q of the first flip-flop is connected to the first input of the detection circuit of most of the 5 three input signals, output Q of the second flip-flop is connected to the second input of the detection circuit of most of the three input signals, output Q the third trigger is connected to the third one; most of the three input signals are detected; the output of the detection circuit of most of the three input signals is connected to the input of the execution unit.
toto
00
ВAT
а.but.
JLJl
J.J.
1.one.
1.one.
ШSh
Y7AY7A
U7U7
7Л7L
SZZLSzzl
J J
IZ2LIz2l
Ш1Ш1
ТЛ ,tTl t
Фие.2Fie.2
Составитель В.Орлов Редактор О,Головач Техред л.Сердюкова Корректор В.Бут гаCompiled by V.Orlov Editor Oh, Golovach Tekhred L.Serdyukova Proofreader V. But ha
Заказ 280/54Тираж. 619ПодписноеOrder 280/54 Circulation. 619Subscribe
ВНИИПИ Государствеиного комитета СССРVNIIPI USSR State Committee
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. А/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., d. A / 5
Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Production and printing company, Uzhgorod, st. Project, 4
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853877609A SU1292099A1 (en) | 1985-04-03 | 1985-04-03 | Device for checking phase alternation in three-phase network |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853877609A SU1292099A1 (en) | 1985-04-03 | 1985-04-03 | Device for checking phase alternation in three-phase network |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1292099A1 true SU1292099A1 (en) | 1987-02-23 |
Family
ID=21170737
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853877609A SU1292099A1 (en) | 1985-04-03 | 1985-04-03 | Device for checking phase alternation in three-phase network |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1292099A1 (en) |
-
1985
- 1985-04-03 SU SU853877609A patent/SU1292099A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 964843, кл. Н 02 Н 7/09, 1981. Авторское свидетельство СССР № 744838, кл. Н 02 Н 7/097, 1978. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0251341A1 (en) | Circuit means for evaluating the movement of a code track of incremental type | |
SU1292099A1 (en) | Device for checking phase alternation in three-phase network | |
SU1732297A1 (en) | Device for control of voltage phase alternation of three- phase network | |
SU1322205A1 (en) | Device for automatic checking of phase alternation correctness and absence of phase loss in polyphase a.c.networks | |
US5105159A (en) | Evaluating circuit for square wave signals | |
SU708251A1 (en) | Electric power measuring device | |
SU1089693A1 (en) | Device for protecting three-phase load against phase alternation change and open phase | |
SU1647913A1 (en) | Error detector | |
SU1029326A1 (en) | Device for automatic elimination of synchronism loss in power system during first cycle | |
SU1390696A2 (en) | Device for checking three-phase static converter control system | |
SU542220A2 (en) | Angle Code Converter | |
SU1328877A1 (en) | Converter protection device | |
SU1203700A1 (en) | Device for measuring errors of phase shifter | |
SU1229695A1 (en) | Reversible contactless direct-current tachogenerator | |
SU1332445A1 (en) | Device for protecting a three-phase electric installation against operation on two phases and against reversed alternation of phases | |
SU503273A1 (en) | Control method of control signal reliability | |
SU661394A1 (en) | Arrangement for measuring phase shift of two signals | |
SU1591124A1 (en) | Device for differential-phase protection | |
KR100411666B1 (en) | Motor direction discrimination circuit | |
SU1213441A1 (en) | Apparatus for testing serviceability of phase shifter circuits | |
SU847210A1 (en) | Device for determining movement direction | |
SU1320817A1 (en) | Device for grading voltage groups | |
SU1068963A1 (en) | Shaft rotation angle encoder | |
SU1137560A1 (en) | Device for single-channel control of thyristor converter | |
SU1410170A1 (en) | Overcurrent relay |