SU1285480A1 - Device for modulo checking of information - Google Patents

Device for modulo checking of information Download PDF

Info

Publication number
SU1285480A1
SU1285480A1 SU853952024A SU3952024A SU1285480A1 SU 1285480 A1 SU1285480 A1 SU 1285480A1 SU 853952024 A SU853952024 A SU 853952024A SU 3952024 A SU3952024 A SU 3952024A SU 1285480 A1 SU1285480 A1 SU 1285480A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
modulo
input
elements
group
Prior art date
Application number
SU853952024A
Other languages
Russian (ru)
Inventor
Григорий Хачатурович Каграманов
Степан Самвелович Абаджян
Сергей Гайкович Погосян
Владимир Кимович Оганесян
Original Assignee
Предприятие П/Я А-7390
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-7390 filed Critical Предприятие П/Я А-7390
Priority to SU853952024A priority Critical patent/SU1285480A1/en
Application granted granted Critical
Publication of SU1285480A1 publication Critical patent/SU1285480A1/en

Links

Landscapes

  • Error Detection And Correction (AREA)

Abstract

Изобретение относитс  к автома- ;тике и вычислительной технике и мо;жет быть использовано в устройствах контрол  передачи информации. Цель изобретени  - ПовьЕиение достоверности контрол , котора  достигаетс -, введением новых блоков и функциональных св зей, позвол юпщх контролировать информацию по двум различным модел м. Устройство содержит два дешифратора 1,2, дес ть элементов ИЛИ 3-12, сумматор 13 по модулю три, сумматор 14 по модулю два, блок 15 управлени , первую и вторую группы информационных входов 16, 17, входы 18 контрольных разр дов, выход 19 опшбки. Повьшение достоверности контрол  достигаетс  введением восьми элементов ИЛИ, сумматора по модулю три, сумматора по модулю два, де- ;шифратора и блока сравнени . 1 ил. Q (ЛThe invention relates to automatics and computing and can be used in information control devices. The purpose of the invention is to achieve the reliability of control, which is achieved by the introduction of new blocks and functional connections, allowing us to control information on two different models. The device contains two decoders 1.2, ten elements OR 3-12, adder 13 modulo three adder 14 modulo two, control unit 15, first and second groups of information inputs 16, 17, inputs 18 control bits, output 19 opshbki. The increase in the reliability of the control is achieved by the introduction of eight OR elements, a modulo-three adder, a modulo-two adder, a de-encoder and a comparison unit. 1 il. Q (L

Description

16sixteen

1313

1515

юYu

1one

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах контрол  передачи информации.The invention relates to automation and computing and can be used in devices controlling information transfer.

Цель изобретени  - повышение досThe purpose of the invention is to increase the

товерности контрол .comrade control

t .t.

На чертеже представлено предлагаемое устройство.The drawing shows the proposed device.

Устройство содержит два дешифра- тора 1 и 2, дес ть элементов ИЛИ 3-12, сумматор 13 по модулю три, сумматор 14 по модулю два, блок 15 сравнени , первую и вторую группы информационных входов 16 и 17, вхо- ды 18 контрольных разр дов, выход 19 ошибки.The device contains two decoders 1 and 2, ten elements OR 3-12, an adder 13 modulo three, an adder 14 modulo two, a comparison unit 15, the first and second groups of information inputs 16 and 17, and 18 control bits Dov, exit 19 errors.

Устройство работает следующим образом ., The device works as follows.,

На входы дешифраторов 1 и 2 поступает информационное слово с перво и второй групп информационных входов 16 и 17 устройства. Выходы дешифраторов соединены с элементами ШШ 3,4,6,7,8,9,11 и 12 таким образом , что. на элементах ИЛИ 4,6,9 и 1 группируютс  выходы, соответствую1ти нечетной информации на входах дешифраторов , а на элементах ИЛИ 3,7, 8 12 - четной.The inputs of the decoders 1 and 2 receives the information word from the first and second groups of information inputs 16 and 17 of the device. The outputs of the decoders are connected to the elements of ШШ 3,4,6,7,8,9,11 and 12 in such a way that. elements OR 4, 6, 9 and 1 group the outputs, corresponding to odd information at the inputs of the decoders, and elements OR 3.7, 8 12 - even.

Выходы дешифраторов, соответствующие информации на их входах, имеющей остаток по модулю три, равный единице, соединены с входами элементов ИЛИ 3,4, 8 и 9. Выходы дешифраторов , соответствующие информации . на их входах, имеющей остаток по модулю три, равный двум, соединены входами элементов ИЛИ 6,7,11 и 12. Таким образом, на выходах элементов ИЛИ 3 и 7 и элементов ИЖ 8 и 12 фомируютс  остатки по модулю три информации , поступающей с информационного входа 16 и информационного входа 17, которые суммируютс  в сумматоре 13 по модулю три, на выходе которого формируетс  остаток всего ин . формационного слова, поступающего н входы устройства.The outputs of the decoders corresponding to the information on their inputs, having a modulo three residue equal to one, are connected to the inputs of the OR elements 3,4, 8 and 9. The outputs of the decoders corresponding to the information. at their inputs, having a modulo three residue equal to two, are connected by the inputs of the elements OR 6, 7, 11 and 12. Thus, at the outputs of the elements OR 3 and 7 and the elements IL 8 and 12, modulo three information coming from information input 16 and information input 17, which are summed in the adder 13 modulo three, the output of which forms the remainder of the total y. formation word, incoming n inputs of the device.

На выходе сумйатора 14 по модул два формируетс  остаток по модулю два информационного слова, поступающего на входы устройства. Вычисленные остатки по модулю два и три сраниваютс  в блоке 15 сравнени  с кон рольными разр дами, поступающими на блок 15 сравнени  с входов 18. В слчае несравнени  на выходе блока 15At the output of the modulator 14 modulo two, a remainder is formed modulo two information words arriving at the inputs of the device. The calculated residues modulo two and three are sorted in block 15 comparison with the console bits received at block 15 comparison with inputs 18. In case of noncomparison at the output of block 15

5 five

00

5 five

5 five

00

5five

00

5five

00

сравнени  формируетс  сигнал ошибки, поступающий на выход 19 устройства;comparison, an error signal is generated at the output 19 of the device;

Claims (1)

Формула изобретени Invention Formula Устройство дл  контрол  информации по модулю, содержар(ее первый депшф- ратор и два элемента ИЛИ, причем входы дешифратора  вл ютс  первой группой информационных входов устройства, группа выходов дешифратора, соответствующих нечетной информации на его входах,имеющей остаток по модулю три, равный единице, и остаток по модулю три, равный .двум, соединена с группами входов первого и второго, элементов ИЛИ соответственно, отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введены второй дешифратор, восемь элементов ИЛИ, сумматор tio модулю три, сумматор по модулю два и блок сравнени , причем втора  группа информационных входов устройства соединена с группой входов второго дешифратора , выходы которого, соответствующие нечетной информации на его входе, имеющей остаток по модулю три, равный единице, и остаток по модулю три равный двум, соединены с входами третьего и четвертого элементов ,ИЛИ соответственно, группы выходов ;первого и второго дешифраторов, соот- |(ветств5тощие четной информации на их входах, имеющей остаток по модулю, три, равный единице, соединены с группой входов п того и с группой входов шестого элементов ИЛИ соответственно ., группы выходов первого и второго дешифраторов, соответствующие четной информации на их входах , имеющей остаток по модулю три, равный двум, соединены с группой входов седьмого и с группой входов восьмого -элементов ИЛИ соответственно , выходы п того и седьмого элементов ИЛИ соединены с входами соответственно младшего и старшего разр дов .первого слагаемого сумматора по модулю,три, выход которого соединен с первым входом блока сравнени , второй вход которого соединен с выходом сумматора по модулю два, пер- вьй и второй входы которого соединены с вьпсодами дев того и дес того элементов ШШ соответственно, выход первого элемента ШШ соединен с входом п того элемента ИЛИ и с .первым входом дев того элемента.ИЛИ,A device for controlling information on the module, a container (its first deporter and two OR elements, the decoder inputs being the first group of information inputs of the device, a group of decoder outputs corresponding to the odd information on its inputs, having a modulo residue of three, equal to one, and modulo three, equal to two, is connected to the input groups of the first and second, OR elements, respectively, characterized in that, in order to increase the reliability of the control, the second decoder, eight elements, are entered into the device OR OR, adder tio modulo three, modulo two adder and comparison unit, with the second group of information inputs of the device connected to the input group of the second decoder, the outputs of which corresponding to the odd information at its input having a modulo residue of three, equal to one, and the remainder modulo three equal to two, are connected to the inputs of the third and fourth elements, OR, respectively, of the group of outputs; the first and second decoders, respectively, (there are three even information on their inputs, having a modulo residue, equal to e, connected to a group of inputs of the fifth and with a group of inputs of the sixth element OR, respectively., a group of outputs of the first and second decoders corresponding to even information at their inputs, having a modulo residue of two, are connected to the group of inputs of the seventh and to the group of inputs the eighth OR elements, respectively, the outputs of the fifth and seventh elements OR are connected to the inputs of the junior and senior bits respectively, of the first addend modulo, three, the output of which is connected to the first input of the comparison unit, whose input is connected to the output of an adder modulo two, the first and second inputs of which are connected to the outputs of the ninth and tenth shsh elements, respectively, the output of the first shsh element is connected to the input of the fifth OR element and the first input of the ninth element. OR, второй вход которого соединен с выходом второго элемента ИЛИ и с входом седьмого элемента ИЛИ, выход третьего элемента ИЛИ соединен с входом шестого элемента ИЛИ и с первым входом дес того элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента ИЛИ и с входом восьмого элемента ИЛИ,выходы шестого и восьмого элементов ИЛИ соединены с входами соответственно младшего и старшего разр дов второго слагаемого сумматора и по модулю три, выход неравенства блока  вл ет с  выходом ошибки устройства сравнени , третий и четвертый входы блс- ка сравнени   вл ютс  входами контрольных разр дов устройства.the second input of which is connected to the output of the second element OR and to the input of the seventh element OR, the output of the third element OR is connected to the input of the sixth element OR, and to the first input of the tenth element OR, the second input of which is connected to the output of the fourth element OR and to the input of the eighth element OR , the outputs of the sixth and eighth OR elements are connected to the inputs of the low and high bits of the second term of the adder and modulo three respectively, the output of the block inequality is the error output of the comparison device, the third and the fourth th ka bls- inputs are inputs of comparing the control discharge device rows.
SU853952024A 1985-09-16 1985-09-16 Device for modulo checking of information SU1285480A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853952024A SU1285480A1 (en) 1985-09-16 1985-09-16 Device for modulo checking of information

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853952024A SU1285480A1 (en) 1985-09-16 1985-09-16 Device for modulo checking of information

Publications (1)

Publication Number Publication Date
SU1285480A1 true SU1285480A1 (en) 1987-01-23

Family

ID=21196832

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853952024A SU1285480A1 (en) 1985-09-16 1985-09-16 Device for modulo checking of information

Country Status (1)

Country Link
SU (1) SU1285480A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР I 1124310, кл. Г, 06 F 11/00, 1983. Селлерс Ф. Методы обнаружени ошибок в работе ЭЦЙМ.-М., 1972, с. 92, фиг. 4.27. *

Similar Documents

Publication Publication Date Title
SU1285480A1 (en) Device for modulo checking of information
US4803649A (en) Modulo-2-adder for the logic-linking of three input signals
US4411009A (en) Digital dual half word or single word position scaler
SU1305871A1 (en) Decoder
SU1285538A1 (en) Read-only storage with self-checking
SU1188790A1 (en) Versions of error-correcting storage
SU1218380A1 (en) Device for sorting numbers
SU1449986A1 (en) Device for forming remainders by modulo
SU1381718A1 (en) Device for checking digital data
SU1119179A1 (en) Counter with parallel carry
SU1575172A1 (en) Four-channel one-digit adder
SU1677707A1 (en) Multiplier of polynomials
RU1784963C (en) Code translator from gray to parallel binary one
SU1541607A1 (en) Device for revealing batch errors
SU1695512A1 (en) Device for detection and correction of errors
SU1388850A1 (en) Device for modulo p addition and subtraction of numbers
SU1646057A1 (en) Binary-coded decimal-to-binary code translator
SU1015387A2 (en) Device for parallel code parity checking
SU1345263A1 (en) Device for checking rom
SU1256013A1 (en) Device for comparing numbers in modular code
SU1352491A1 (en) Device for checking by modulus two with monitoring
SU1559339A1 (en) Computing device
SU1631730A1 (en) Multidimensional decoder
SU1497744A1 (en) Pulse counter
SU1112593A2 (en) Pulse counter with duplication