соwith
00 Изобретение относитс к вычислительной технике и может быть использовано в качестве буферного запоминающего устройства систем сбора, регистрации и обработки измерительной информации. Цель изобретени - повышение надежнести и расширение области применени устройства за счет возможности определени размера зоны записи. На фиг. 1 приведена структурна схема буферного запоминающего устройства; на фиг. 2 - первый вариант выполнени вычислительного блока; на фиг. 3 - второй вариант выполнени вычислительного блока; на фиг. 4 - граф-схема алгоритма работы блока управлени . Устройство содержит первый 1 и второй 2 блоки пам ти, информационные входы 3 и выходы 4, первый 5 и второй 6 счетчики, блок 7 управлени , первый вход 8 управлени , первый элемент ИЛИ 9, третий блок 10 пам ги , третий счетчик 11, первый 12, второй 13, третий 14, четвертый 15, п тый 16 и шестой 17 элементы И, вычислительный блок 18, первый 19 и второй 20 триггеры, второй 21, третий 22, четвертый 23 и п тый 24 элементы ИЛИ, элемент ИЛИ-НЕ 25, второй вход 26 управлени , третий вход 27 управлени , выход 28 управлени . Первый вариант вычислительного блока 18 может содержать счетчик 29, блок 30 пам ти , регистр 31, первый 32, второй 33 и третий 34 триггеры, первый 35 и второй 36 элементы И, элемент ИЛИ 37, таймер 38, шину 39 тактовых импульсов, шину 40 пуска. Второй вариант вычислительного блока 18 может содержать счетчик 41, регистр 42 сдвига, триггер 43, элемент И 44, элемент ИЛИ 45, таймер 46, шину 47 тактовых импульсов. На информационный вход регистра 42 сдвига посто нно подан единичный уровень сигнала. Блок 7 управлени может содержать посто нное запоминающее устройство (ПЗУ) 48, регистр 49, мультиплексор 50, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 51, 52. Третий блок 10 пам ти может быть выполнен на посто нном запоминающем устройстве или же на запоминающем устройстве с фоизвольной выборной, однако в этом случае требуетс начальна загрузка его перед работой. Устройство работает следующим образом. В исходном состо нии (цепи установки в исходное состо ние не показаны) все триггеры и регистры, а также счетчики устройства сброшены. Сигнал на входе 8 управлени запрещает работу блока 7 управлени и запись информации в блоки 1 и 2 пам ти. Сброшенный триггер 34 запрещает прохождение синхроимпульсов через элемент И 12 на вход блока 7 управлени . Сигнал на щине 40 устанавливает триггер 32 и запускает работу вычислительного блока 18. Первый сигнал с выхода таймера 38 через элемент И 35 устанавливает триггер 34, который разрешает прохождение синхроимпульсов через элемент И 12 на вход мультиплексора 50 блока 7 управлени . По каждому синхроимпульсу блок 7 управлени формирует сигнал, поступающий на один из входов элемента И 13. При наличии высокого уровн сигнала на выходе блока 10 пам ти сигнал с выхода элемента И 13 поступает на суммирую1ций вход счетчика 11. Информационные слова поступают на вход 3 в сопровождении синхроимпульсов на входе 26. Информационный юток, поступающий на вход устройства, состоит из пачек слов, несущих информацию от различных измерительных датчиков. Объем пачки каждого вида фиксирован и поступление первого слова пачки характеризует поступление всей пачки. Слова, поступающие на вход 3, состо т из собственно информационной части и идентификатора вида информации (датчика ). Блок 10 пам ти выдел ет по идентификатора .м из всего информационного потока отдельные слова пачки. В счетчике 11 подсчитываетс количество слов, выделенных блоком 10 пам ти, т. е. число пачек слов. поступивших на вход устройства. Значение, накопленное,в счетчике 11, на определенный интервал времени характеризует интенсивность информационного потока. Второй сигнал с выхода таймера 38 занишет единичное значение триггера 34 в триггер 33. Частота с шины 39 тактовых импульсов через элемент И 36 поступает на вход счетчика 29 и вычитающий вход счетчика 11. При достижении счетчиком 1 нулевого состо ни , которое фиксируетс элементом ИЛИ-НЕ 25, по переднему фронту имггуль .д на выходе элемента 37 производитс сброс триггера 32, трип-ера 34, запись в регистр 31 значени5- длины блока, считываемого из блока 30 пам ти по адресу, сформированному на счетчике 29. По заднему фронту импульса производитс фиксаци значени длины блока в счетчиках 5 и 6. Причем чем выше интенсивность входного информационного потока, тем больше слов выдел етс блоком 10 пам ти между двум импульсами таймера 38, тем больн1ее значение адреса фиксируетс счетчиком 29. В блоке 30 пам ти /хран тс значени длин блоков, соответствующие различным иптенсивност м входного потока. Больп:им значени м адресов пам ти соответствуют большие значени длин блоков. При большой интенсивности входного потока при достижеНИИ счетчиком 11 нулевого состо ни на выходе старщего разр да счетчика 29 по вл етс сигнал, который через элемент ИЛИ 37 осуществл ет сброс триггеров 32 и 34, запись из блока 3() пам ти в регистр 31 значени длины блока, а затем но заднему фронту запись ее в счетчики 5 и 6. В этом случае С1 етчиком 28 выбираетс из блока 30 пам ти максимальное значение длины блока. Когда поступивша на входы устройства информаци подлежит записи в буферное запоминающее устройство, то по вл етс сигнал на входе 8, который разрешает выдачу сигналов из блока 7 управлени дл управлени записи информации. При этом по каждому импульсу, поступившему через элемент И 12 на вход мультиплексора 50 блока 7 управлени , им формируетс сигнал, поступающий на первый вход управлени первого блока 1 пам ти, по которому осуществл етс запись слова в блок 1 пам ти. После чего блок 7 управлени формирует сигнал, который через элемент ИЛИ 21 поступает на вычитающий вход счетчика 5, уменьша его значение на единицу. Так производитс запись информации в блок 1 пам ти по адресам, .формируемым счетчиком 5. Алгоритм работы блока 7 управлени реализуетс следующим образом. В ПЗУ 48 хран тс значени выполн емых микрокоманд, включающие значени выполн емых микроопераций и адреса следующей за текущей микрокоманды. По частоте на тине 52 производитс запись в регистр 49 адреса выполн емой микрокоманды . По этому адресу производитс считывание из ПЗУ 48 сигналов, выполн емых в этом такте микроопераций, и адрес еледующей микрокоманды. По адресу выполн емой микрокоманды мультиплексор производит опрос состо ни одного из своих входов. Если на соответствующем входе есть сигнал-условие, то элемент ИСКЛЮЧАЮЩЕЕ ИЛИ измен ет значение младшего разр да адреса следующей микрокоманды. ,.„,.,.,„ „,,,,„ „.„,.I„..„„.. Блок 7 управлени может быть также выполнен любы.м другим образом, реализующим алгоритм, приведенный на фиг. -4, - например , микропрограммный автомат. При записи блок 1 пам ти объема информации, соответствующего определенной ранее длине блока, на выходе переполнени счетчика 5 по вл етс сигнал, поступающий в блок 7 управлени на один из входов мультиплексора 50. Блок 7 управлени формирует сигнал, который через элемент ИЛИ 22 поступает на вход счетчика 5, осуществл запись в него значени длины блока из регистра 31. Если блок 2 пам ти свободен (триггер 20 сброшен ), то сигналом с выхода блока 7 управлени устанавливаетс триггер 19. Дальнейша запись информации будет производитьс в блок 2 пам ти аналогично записи в блок 1 пам ти. Установленный триггер 19 подключает через второй вход управлени блок 1 пам ти к информационным выходам 4 устройства. Установленный триггер 19 через элемент ИЛИ 9 уведомл ет потребител о том, что блок информации готов к считыванию. По запросам , поступающим по входу 27 устройства, которые через элемент И 16 и элемент ИЛИ 21 поступают на вычитающий вход счетчика 5, формируетс в этом случае адрес чтени . Таким образом, осуществл етс считывание информации из блока 1 пам ти на информационные выходы 4 устройства. При считывании из блока 1 пам ти массива длины блока на выходе переполнени счетчика 5 по вл етс сигнал, поступающий через элемент И 14 на вход сброса триггера 19. Сброщенный триггер 19 отключает выходы блока 1 пам ти от информационных выходов 4 устройства и через элемент ИЛИ 9 уведомл ет потребител , что чтение блока данных закончено. При записи в блок 2 пам ти объема информации, соответствующего длине блока, на выходе переполнени счетчика 6 по вл етс сигнал, поступающий на один из блока 7 управлени , который формирует сигнал, поступающий на вход счетчика 6 через элемент ИЛИ 24 и осуществл ющий запись в него значени длины блока из регистра 31. Так как триггер 19 сброшен (блок 1 пам ти свободен), то сигналом с выхода блока 7 управлени через элемент ИЛИ 22 в счетчик 5 заноситс значение длины блока из регистра 31 и другим сигналом с блока 7 управлени устанавливаетс в единичное состо ние триггер 20, после чего запись информации будет оп ть производитьс в блок 1 пам ти. Установленный триггер 20 через второй вход управлени блока 2 пам ти подключает его выходы к информационным выходам 4 устройства . Установленный триггер 20 через элемент ИЛИ 9 вновь уведомл ет потребител о готовности блока данных к считыванию , которое выполн етс по запросам на входе 27 устройства. При этом продолжаетс запись информации в блок 1 пам ти . При чтении блока данных требуемой длины на выходе переполнени счетчика б по вл етс сигнал, поступающий на один из входов блока 7 управлени и осуществл ющий через элемент И 15 сброс триггера 20. Сброщенный триггер 20 отключает выходы блока 2 пам ти от информационных выходов 4 устройства и через элемент ИЛИ 9 запрещает чтение информации из буферного запоминающего устройства. Таким образом, предлагаемое устройство осуществл ет обмен измерительной информации блоками фиксированной длины. Длина каждого блока в течение сеанса работы посто нна и задаетс автоматически, исход из реальной интенсивности информационного потока, что позвол ет повысить надежность работы устройства и эффективность использовани вычислительных средств при обработке передаваемой измерительной информации.00 The invention relates to computing and can be used as a buffer storage device for systems for collecting, recording and processing measurement information. The purpose of the invention is to increase the reliability and expansion of the field of application of the device due to the possibility of determining the size of the recording area. FIG. 1 shows a block diagram of a buffer storage device; in fig. 2 - the first embodiment of the computing unit; in fig. 3 - the second embodiment of the computing unit; in fig. 4 is a flow chart of the operation of the control unit. The device contains the first 1 and second 2 memory blocks, information inputs 3 and outputs 4, first 5 and second 6 counters, control unit 7, first control input 8, first element OR 9, third memory block 10, third counter 11, first 12, second 13, third 14, fourth 15, fifth 15 and sixth 17 elements AND, computing unit 18, first 19 and second 20 triggers, second 21, third 22, fourth 23 and fifth 24 elements OR, element OR NOT 25, the second control input 26, the third control input 27, the control output 28. The first version of the computing unit 18 may contain a counter 29, a memory block 30, a register 31, the first 32, a second 33 and a third 34 triggers, the first 35 and the second 36 AND elements, the OR 37 element, the timer 38, the bus 39 clock pulses, the bus 40 start. The second variant of the computing unit 18 may contain a counter 41, a shift register 42, a trigger 43, an AND 44 element, an OR 45 element, a timer 46, a bus 47 clock pulses. A single signal level is constantly applied to the information input of the shift register 42. Control unit 7 may contain read-only memory (ROM) 48, register 49, multiplexer 50, EXCLUSIVE OR element 51, 52. The third memory block 10 may be executed on a permanent storage device or on a memory device with a randomly chosen one, however in this case, it is necessary to load it before work. The device works as follows. In the initial state (the setup chain in the initial state is not shown) all the triggers and registers, as well as the device counters, are reset. The signal at the control input 8 prohibits the operation of the control unit 7 and the recording of information in the blocks 1 and 2 of the memory. The reset trigger 34 prohibits the passage of sync pulses through the element 12 to the input of the control block 7. The signal on the bus 40 sets the trigger 32 and starts the operation of the computing unit 18. The first signal from the output of the timer 38 through the element 35 sets the trigger 34, which allows the clock to pass through the element 12 to the input of the multiplexer 50 of the control block 7. For each clock pulse, the control unit 7 generates a signal arriving at one of the inputs of element AND 13. If there is a high level signal at the output of memory block 10, the signal from the output of element 13 is fed to the summing input of counter 11. The information words arrive at input 3 accompanied by sync pulses at the input 26. Information ytok, entering the input device, consists of bundles of words that carry information from various measuring sensors. The volume of a pack of each type is fixed and the arrival of the first word of a pack characterizes the flow of the whole pack. The words input to input 3 consist of the information part itself and an identifier of the type of information (sensor). Memory unit 10 allocates individual words of a bundle by identifier M from the entire information flow. In counter 11, the number of words allocated by memory block 10, i.e. the number of word packets, is counted. received at the input device. The value accumulated in counter 11 for a certain time interval characterizes the intensity of the information flow. The second signal from the output of the timer 38 will lower the single value of the trigger 34 to the trigger 33. The frequency from the bus 39 clock pulses through the element 36 is fed to the input of the counter 29 and the subtracting input of the counter 11. When the counter 1 reaches the zero state, which is fixed by the element OR NOT 25, on the leading edge of the imgul d, at the output of the element 37, flip-flop 32, trip-34 is reset, writing to the register 31 the value of the 5-block length read from the memory block 30 at the address generated on the counter 29. On the trailing edge of the pulse, fixing neither the block length in the counters 5 and 6. Moreover, the higher the intensity of the input information flow, the more words are allocated by the memory block 10 between two pulses of the timer 38, the sicker the address value is recorded by the counter 29. In memory 30 blocks / stored lengths blocks corresponding to different intensities of the input stream. Bolp: to them the values of the memory addresses correspond to the large values of the block lengths. When the input flow rate is high, when the low-level counter 11 reaches the high bit of counter 29, a signal appears that, via the OR 37 element, flushes the triggers 32 and 34, writes the value 3 from the memory 3 into the register 31. block, and then but to the falling edge, recording it into counters 5 and 6. In this case, C1 with a sensor 28 is selected from memory block 30, the maximum value of the block length. When the information arriving at the device inputs is to be recorded in a buffer memory, a signal appears at the input 8, which allows the output of signals from the control unit 7 to control the recording of information. In this case, for each pulse received through element 12 at the input of multiplexer 50 of control unit 7, it generates a signal at the first control input of the first memory block 1, which records the word in memory block 1. After that, the control unit 7 generates a signal that, through the OR element 21, enters the subtractive input of the counter 5, reducing its value by one. In this way, information is recorded in memory block 1 at the addresses formed by counter 5. The operation algorithm of control block 7 is implemented as follows. The ROM 48 stores the values of the executed micro-instructions, including the values of the executed micro-operations and the addresses following the current micro-instructions. Frequency on the bus 52 is written to the register 49 of the address of the microcommand to be executed. At this address, 48 signals that are executed in this cycle of microoperations and the address of the microcommand are read from the ROM. At the address of the microcommand being executed, the multiplexer polls the state of one of its inputs. If there is a signal condition at the corresponding input, then the EXCLUSIVE OR element changes the value of the least significant bit of the address of the next microcommand. ,. „,.,.,„ „,,,,„ „.„,. I „..„ „... The control block 7 can also be executed in any other way that implements the algorithm shown in FIG. -4, - for example, firmware automaton. When writing the memory block 1 of the amount of information corresponding to the previously determined block length, the overflow output of counter 5 is a signal arriving at control block 7 at one of the inputs of multiplexer 50. The control block 7 generates a signal that through the OR 22 element enters the input of the counter 5, recorded the block length value from the register 31. If the memory block 2 is free (flip-flop 20 reset), a trigger 19 is set by the output from the control block 7. Further information will be written to the memory chunk 2 This is similar to writing to memory block 1. The installed trigger 19 connects, via the second control input, the memory unit 1 to the information outputs 4 of the device. Installed trigger 19 through the element OR 9 notifies the consumer that the block of information is ready for reading. Upon requests received at the device input 27, which through the element 16 and the element OR 21 arrive at the subtracting input of the counter 5, in this case the reading address is generated. Thus, information is read from memory 1 to information outlets 4 of the device. When reading from the memory block 1 of the array of the block length, the overflow of the counter 5 appears, the signal coming through the AND 14 element to the reset input of the trigger 19. The reduced trigger 19 disconnects the outputs of the memory 1 from the information outputs 4 of the device and through the OR 9 element notifies the consumer that the reading of the data block is complete. When writing to the memory 2, the amount of information corresponding to the length of the block, the output of the overflow of counter 6 is a signal arriving at one of the control unit 7, which generates a signal arriving at the input of counter 6 through the OR element 24 and recording in its block length value from register 31. Since trigger 19 is reset (memory block 1 is free), the signal from the output of control block 7 through the OR 22 element into counter 5 records the block length value from register 31 and another signal from control block 7 is set in one The state of the trigger 20, after which the recording of information will again be made in the memory unit 1. The installed trigger 20 via the second control input of the memory unit 2 connects its outputs to the information outputs 4 of the device. The set trigger 20 through the OR element 9 again notifies the consumer of the readiness of the data block for reading, which is performed upon requests at the input 27 of the device. This continues the recording of information in memory block 1. When reading a data block of the required length, a signal appears at the overflow output of the counter B, which arrives at one of the inputs of the control unit 7 and performs a reset of the trigger 20 via the And 15 element. The reduced trigger 20 turns off the outputs of the memory 2 from the information outputs 4 of the device and through the element OR 9 prohibits reading information from the buffer storage device. Thus, the proposed device exchanges measurement information in blocks of fixed length. The length of each block during a session is constant and is set automatically, based on the actual intensity of the information flow, which allows to increase the reliability of the device and the efficiency of using computational tools in processing the transmitted measurement information.