Claims (1)
со со Изобретение-относитс к области вычислительной техники и может быть использовано в высокопроизводительных устройствах , предназначенных дл обработки больших массивов данных. Цель изобретени - новьпиени-- быстродействи . На чертеже нредставлена функциональна схема устройства. Устройство содержит регистры управлени , группы регистров 2 чисел, речистры 3 результата, грунны элементов И 4, многовходовые элементы ИЛИ 5, группы элементов 2И-ИЛИ 6. Устройство работает следующим образом. С информационных входов устройства сравниваемые числа поступают на входы регистров 2 чисел, первой группы, причем старшие разр ды сравниваемых чисел поступают на входы п-х разр дов регистров 2, а младшие - на входы первых разр дов. По первому тактовому импульсу нроизводитс запись сравниваемых чисел в регистры 2 и потенциала логической «1 во все разр ды регистра управлепи . Потенциал логической «1 с выходов регистра 1 поступает на первые входы элементов И 4 и на первые входы первого элемента И элементов 2И-ИЛИ, старшие разр ды сравниваемых чисел с выходов п-х разр дов регистра 2, проход через элементы И4, поступают на входы элемента ИЛИ 5 и на первые входы элементов И элементов 2И-ИЛИ 6. При единице в старшем разр де хот бы одного из сравниваемых чисел на пр мом выходе элемента ИЛИ 5 получаем потенциал логической «1, который поступает на вторые входы вторых элементов И элементов 2И-ИЛИ б и разрешает прохождение информации на выход. В случае, если все старшие разр ды сравниваемых чисел равны нулю, то на пр мом выходе элемента ИЛИ 5 имеетс логический «О, а на инверсном-потенциал логической «1, который разрешает прохождение на выход элементов 2И-ИЛИ 6 потенциала логической «1. По второму тактовому импульсу производитс запись результатов анализа с регистров чисел первой группы во вторую, т. е. запись информации с выходов элементов 2И-ИЛИ 6 во второй регистр 1 управлени , передача сравниваемых чисел без старшего разр да в регистры 2 второй группы и запись в регистр 3 результатов информации с пр мого выхода элемента ИЛИ б (старшего разр да максимального числа). Одновременно в регистры чисел первой группы записываютс новые элементы обрабатываемого массива. Информаци с (п-1)-разр дов регистров 2 второй группы поступает на вторые входы элементов второй группы И 4, на первые входы которых поступает информаци с второго регистра 1 управлени , котора разрешает (содержимое /-го разр да - единица) выдачу на выход элемента И4 второй группы информации с второго входа или устанавливает его выход в нуль (содержимое /-го разр да - нуль). При единице на выходе хот бы одного -элемента И4 второй группы на пр мом выходе второго элемента ИЛИ 5 получаем единицу, котора поступает на второй вход второго элемента И элементов 2ИИЛИ 6 второй группы и разрешает передачу на их выход информации с выходов элементов И 4 второй группы. В случае, если все выходы элементов И4 второй группы в нуле, то на инверсном выходе элемента второго ИЛИ 5 получаем логическую «1, котора поступает на вторые входы вторых элементов И элементов 2И-ИЛИ 6 второй группы и разрешает передачу на их выход информации с выходов второго регистра 1. По следующему тактовому импульсу информаци с выходов предыдущих групп элементов 2И-ИЛИ записываетс в последующие руппы регистров чисел. Одновременно в регистры чисел первой группы записываютс новые элементы обрабатываемого массива. В каждой группе элементов анализируетс один разр д сравниваемых чисел. Процесс опреде„чени максимального числа из группы т чисел выполн етс при прохождении сравниваемых чисел через все группы элементов. Старшие разр ды максимального числа получаем на выходе (п-1) регистра 3 результата, а младший - на пр мом выходе п-го элемента ИЛИ 5. Номер элемента 2И-ИЛИ п-тл группы, на выходе которого имеетс единица, определ ет номер информационного входа устройства, по которому поступило максимальное число . Формула изобретени Устройство дл определени максимального числа из группы чисел, содержащее m регистров чисел (т-количество чисел в группе ), п групп по m элементов И (и-разр дность сравниваемых чисел), п многовходовых элементов ИЛИ, регистр управлени и регистр результата, причем выходы старших разр дов регистров чисел соединены с первыми входами элементов И первой группы, выход первого элемента И г-й группы (i,..., ,п) соединен с первым входом t-ro многовходового элемента ИЛИ, отличающеес тем, что, с целью повышени быстродействи , в него введены (п-1) групп регистров чисел по m регистров чисел в группе, (п-1) регистров управлени , (п-2) регистров результата и п групп элементов 2И-ИЛИ по m элементов 2И-ИЛИ в группе , /-Й регистр результата выполнен (г-1)разр дным , регистры чисел /-и группы выполннены (п+1-г)-разр дными, причем /-и выход (...,т)/-го регистра управлени соединен с первым входом первого элемента И /-го элемента 2И-ИЛИ, ;-й выход первого регистра управлени дополнительно подключен к второму входу /-ГО элемента И первой группы, /-Й выход /С-го регистра управлени (/(2,...,п) дополнительно подключен к первому входу /-го элемента И /(-и группы, выход (rt-f-l-г)-го разр да /-ГО регистра числа /С-й группы соединен с вторым входом /-ГО элемента И /С-й группы, выходы элементов И с второго по т-й /-Й группы соединены с входами с второго по п-й t-ro многовходового элемента ИЛИ, инверсный выход которого соединен с вторыми входами первых элементов И всех элементов 2И-ИЛИ г-й группы, а пр мой выход подключен к первым входам вторыхThe invention relates to the field of computing and can be used in high-performance devices for processing large data sets. The purpose of the invention is innovation. Speed. The drawing is a functional device diagram. The device contains control registers, groups of registers of 2 numbers, result 3 registers, soil elements AND 4, multi-input elements OR 5, groups of elements 2И-OR 6. The device works as follows. From the information inputs of the device, the numbers being compared are fed to the inputs of registers of 2 numbers, the first group, with the higher bits of the numbers being compared being received to the inputs of the nth bits of registers 2, and the low-order ones to the inputs of the first bits. On the first clock pulse, the recording of the compared numbers in registers 2 and logical potential 1 is produced in all bits of the control register. The logical potential “1” from the outputs of register 1 is fed to the first inputs of the AND 4 elements and to the first inputs of the first element AND elements 2И-OR, the higher bits of the numbers being compared from the outputs of the n bits of register 2, the passage through the elements I4, are fed to the inputs of the element OR 5 and at the first inputs of elements AND elements 2I-OR 6. With unity in the highest order of at least one of the compared numbers at the direct output of the element OR 5, we get a logical potential “1 that goes to the second inputs of the second elements AND elements 2I -Or b and allows passage information on the output. If all higher bits of the compared numbers are equal to zero, then at the direct output of the element OR 5 there is a logical "O, and at the inverse potential there is a logical" 1, which allows the output of the elements 2I-OR 6 of the potential of the logical "1. On the second clock pulse, the analysis results are recorded from the registers of the numbers of the first group to the second, i.e. the information is recorded from the outputs of elements 2I-OR 6 to the second control register 1, the transfer of the compared numbers without the highest bit to the registers 2 of the second group and written to register 3 results of information from the direct output of the element OR b (the highest bit of the maximum number). At the same time, new elements of the processed array are written to the number registers of the first group. Information from (p-1) bits of registers 2 of the second group is fed to the second inputs of elements of the second group 4, to the first inputs of which information comes from the second control register 1, which allows (the content of the / th bit — unit) output to the output of the I4 element of the second group of information from the second input or sets its output to zero (the content of the / -th bit is zero). With a unit at the output of at least one I4 element of the second group at the direct output of the second element OR 5, we get a unit that enters the second input of the second element AND the 2ILI 6 elements of the second group and allows transmission of information from the outputs of the And 4 elements of the second group to their output . If all the outputs of the I4 elements of the second group are zero, then at the inverse output of the second OR 5 element we get a logical "1, which goes to the second inputs of the second elements AND 2I-OR 6 elements of the second group and allows the transfer of information from the outputs to their output second register 1. On the next clock pulse, information from the outputs of the previous groups of elements 2-OR is written into the subsequent groups of number registers. At the same time, new elements of the processed array are written to the number registers of the first group. In each group of elements, one bit of the compared numbers is analyzed. The process of determining the maximum number of a group of t numbers is performed by passing the compared numbers through all groups of elements. The highest bits of the maximum number are obtained at the output (n-1) of the register 3 of the result, and the least significant bits are at the direct output of the nth element OR 5. The element number 2I-OR or p-tl of the group, the output of which is one, is determined by the number information input device, which received the maximum number. An apparatus for determining a maximum number from a group of numbers, containing m number registers (m is the number of numbers in a group), n groups of m AND elements (and the number of compared numbers), n multiple-input OR elements, control register and result register, moreover, the outputs of the higher bits of the number registers are connected to the first inputs of the elements AND of the first group, the output of the first element AND of the rth group (i, ...,, p) is connected to the first input t-ro of the multi-input element OR, characterized in that in order to increase speed in it (n-1) groups of number registers are entered in m number registers in the group, (p-1) control registers, (p-2) result registers and n groups of elements 2I-OR in m elements 2I-OR in the group, -I the result register is executed (d-1) by bit, the registers of the numbers of the / -g group are executed (n + 1-g) -digit, and the / -and output (..., t) of the / - th control register is connected to the first input of the first element AND of the 2I-OR element; the output of the first control register is additionally connected to the second input of the / group element AND of the first group, the output of the / Cth control register (/ (2, ..., n) additional o is connected to the first input of the / th element And / (- and the group, the output (rt-fl-r) of the th / / th register of the number of the / th group is connected to the second input of the / -th element I / C- the second group, the outputs of the elements AND from the second to the t-th / -th group are connected to the inputs from the second to the nth t-ro of the multi-input element OR, the inverse output of which is connected to the second inputs of the first elements AND of all elements 2I-OR gth groups, and the direct output is connected to the first inputs of the second
элементов И всех элементов 2И-ИЛИ г-й группы, выход /-ГО элемента И j-й группы соединен с вторым входом второго элемента И /-ГО элемента 2И-ИЛИ /-и группы,elements AND of all elements of the 2I-OR group of the th, the output of the / -th element AND the jth group is connected to the second input of the second element of the AND / -th element of the 2I-OR / -i group,
пр мой выход (К-1)-го многовходового элемента ИЛИ соединен с входом младшего разр да ()-го регистра результата, выход Р-го разр да (А-1)-го регистра результата (,...,/-1) соединен с входом (Р- -1}-го разр да /С-го регистра результата , выходы элементов 2И-ИЛИ (К-1)-й группы соединены с соответствующими входами /С-го регистра управлени , входы регистров чисел первой группы вл ютс информационными входами устройства, входыthe direct output (K-1) of the multi-input element OR is connected to the input of the lower-order () -th register of the result, the output of the P-th discharge of the (A-1) th register of the result (, ..., / - 1 ) connected to the input (P--1} of the th / S th register of the result, the outputs of elements 2I-OR (K-1) of the th group are connected to the corresponding inputs of the C-th control register, the inputs of the registers of the numbers of the first group are the information inputs of the device, the inputs
первого регистра управлени соединены с потенциалом логической единицы устройства , выходы п-го регистра результата и пр мой выход п-го многовходового элемента ИЛИ вл ютс выходами максимального числа устройства.the first control register is connected to the potential of the logical unit of the device, the outputs of the n-th result register and the direct output of the n-th multi-input element OR are the outputs of the maximum number of the device.