Изобретение относитс к вь числителышй технике и предназначено дл вычислени разности двух операндов в пр мом коде, определени равенства операндов и передачи операндов на выход устройства в пр мом или дополнительном коде и может быть использовано , например, в устройствах нормализации изображений. Цель изобретени - расширение функциональных возможностей устройст ва за счет передачи операндов на выход устройства в дополнительном коде На чертеже изображена структурна схема устройства. Устройство дл вычитани содержит п-разр дный сумматор 1, п-разр дный компаратор 2, группу 3 из п элементов РАВНОЗНА НОСТЬ,- группу 4 из п элементов И, группу 5 из п элементов первый 6 и второй 7 элемен ты ИЛИ, первьш 8, второй 9 и третий элементы ИЛИ,-НЕ, первый 1 1 , второй 1 и третий 13 элементы И, первьм 1 и второй 15 элементы НЕ, элемент РАВНОЗНАЧНОСТЬ 16, входную 17 первого операнда, входную ншну 1 второго операнда, вход 19 задани режима работы устройства, вход 2 разрешени вьщачи результата в обрат ном коде устройства, вход 21 разрешени вьщачи результата в дополнительном коде, выход 22 устройства, выход 23 знака разности, выход 24 признака равенства. Устройство дл вычитаии работает следующим образом. Если на шине 19 задани ре5кима работы устройства и на шине 21 разре шени выдачи результата в дополнительном коде присутствуют сигналы в В1ще логической единицы, то устройстон работает в режиме определени разности двух операндов в пр мом коде , В этом случае сигнал логической единицы разрешает работу первого 11 и третьего 13 элементов И. На выходах второго 9 и третьего 10 элементов ИШi-HE образуютс сигналы в виде логического нул , которые разрешают работу второго элемента ИЛИ 7 и первого элемента ИЛИ-НЕ 8. На выходе элемента РАВНОЗНАЧНОСТЬ 1 получаетс сигнал в виде логического нул . Если первый и второй операнды не равны по величине, то на выходе компаратора 2, а следовательно, и на выходе 24 признака равенства будет присутствовать сигнал в виде логического нул . На выходе первого элемента И 11, следовательно, будет сиг.нал в виде логического нул , а на выходе второго элемента НЕ 15 - в виде логической единицы. На вторых входах элементов И группы 4 и первых входах элементов И-НЕ группы 5 будут присутствовать сигналы в виде логической единицы. Таким образом, первый операнд поступает на первую группу входов сумматора 1 в пр мом коде, а второй операнд - на вторую группу входов сумматора 1 в инверсном коде. Если первый операнд по величине больше, чем второй операнд, то-на выходе переноса сумматора 1 будет присутствовать сигнал в виде логической единицы, которьм через третий элемент И 13 и первый элемент ИШ 6 поступает на вход переноса сумматора 1 и вторые входы элементов РАВНОЗНАЧНОСТЬ группы 3, а через второй элемент И 12 - на выход 23 знака разности. На выходах разр дов сумматора 1 получаетс разность операндов в пр мом коде. Так как на вторых входах элементов РАВНОЗНАЧНОСТЬ группы 3 присутствует сигнал в виде логической единицы, то на выходе 22 разр дов устройства получа- . етс разность операндов в пр мом коде . Если первый операнд по величине меньше, чем второй операнд, то на выходе переноса сумматора 1 будет сигнал в виде логического нул , который через второй элемент И 12 поступает на выход 23 знака разности, а через третий эдемент И 13 - на третий. вход первого элемента ИЛИ 6. Так как на всех входах первого элемента ИЛИ 6 присутствуют сигналы в виде логического нул , то на его выходе будет также сигнал в виде логического нул ., который поступает на вторые входы элементов РАВНОЗНАЧНОСТЬ группы 3 и вход переноса сумматора 1 о На выходах разр дов сумматора 1 получаетс разность операндов в инверсном коде, а на выходе 22 разр дов устройства - в пр мом коде. Если первый операнд равен по величине второму операнду, то на выходе компаратора 2,-а следовательно, и на выходе 24 признака равенства будет сигнал в виде логической единицы . На выходе второго элемента НЕ 1 следовательно, будет сигнал в виде логического нул , а на выходе первого элемента И 11 - в виде логической единицы. Сигнал в виде логического нул с выхода второго элемента НЕ 15 блокирует второй элемент И 12. На вы ходе 23 знака разности получаетс .сигнал в виде логического нул .На выходах первого 6 и второго 7 элементов ШШ будут сигналы в виде логической единицы. На выходах первого элемента HJM-HE 8 и первого элемента НЕ 14 присутствуют сигналы в виде логического нул . Следовательно, на первую группу входов сумматора 1 поступает нулевой код, а на вторую группу - инверсный код числа нуль, На выходах разр дов сумматора 1 образуетс нулевой код, которьм проходит на выходы 22 разр дов устройства . Если на шине 19 задани режима работы устройства присутствует сигнал в виде логической .единицы, а на шине 21 разрешени вьщачи результата в дополнительном коде - в виде логического нул , то устройство работает в режиме определени алгебраической разности двух чисел. В этом случае на выходе элемента РАВНОЗНАЧНОСТЬ 16 получаетс сигнал в виде логической единицы, которьй через первый элемент ШШ 6 поступает на вторые вхо-. ды элементов РАВНОЗНАЧНОСТЬ группы 3 и вход переноса сумматора 1. На первую группу входов сумматора 1 операн поступает в пр мом коде, а на вторую группу входов сумматора 1 - в инверс ном коде. На выходах разр дов сумматора 1 и выходах 22 разр дов устройства положительна разность образуетс в пр мом коде, а отрицательна - в дополнительном коде, а на выходе 23 знака разности фиксируетс знак положительной разности в виде логической единицы, а отрицательнойв виде логического нул . Если на шине 19 задани режима ра боты устройства присутствует сигнал в виде логического нул , а на шине 21 разрешени вьщачи результата в до полнительном коде - в виде логичес кой единицы, то устройство работает в режиме передачи операндов на вы ход 22 устройства в пр мом коде.. В этом случае сигнал логического нул с шины 19 задани режима работы устройства блокирует работу первого 1 1 и третьего 13 элементов И и разблокирует второй элемент 11ГШ-НЕ 9, Если на шмне 20 разрешени выдачи результата в обратном коде устройства присутствует сигнал в виде лог 1ческого нул , то на выход 22 устройства поступает первьй операнд. На выходе третьего элемента Ш1П-НЕ 10 получаетс в этом случае сигнал в виде логической единицы, ксгорьа через элемент РАВНОЗНАЧНОСС- 16 и первый элемент 1ШИ 6 проходит иа вторые входы элементов РАВНОЗНАЧНОСТЬ группы 3,, которые в этом случае не инвертир тот сигнал с выходов разр дов сумматора Is и вход переноса самматора 1, Ка выходе второго элемента ИЛИ-КЕ 9 образуетс сигнал в виде логического нул , а на вы;чоде первого элемента ИЛИ-НЕ 8 - в виде логической единицы, которьм поступает на вторые входы элементов И группы 4, обеспечива прохождение первого операнда на первую группу входов сумматора 1. На выходе второго элемента ЯПИ 7 получаетс сигнал /в виде логической единицы, а следовательно , на вьгходе первого элемента НЕ 14,- в виде логического нул , который поступает на первьге входы элементов И-НЕ группы 5, обеспечива поступление на вторую группу входов сумматора 1 инверсного кода числа нуль. На выходах разр дов сумматора 15 а следовательно, и на выходах 22 разр дов устройства будет присутствовать первьш операнд в пр мом коде Если на шине 20 разрешени вьщаи результата в обратном коде устойства присутствует сигнал в виде огической единицы, то на выход 22 стройства поступает второй операнд. этом случае на выходах третьего лемента I-fflM-HE 10 и элемента Р 3 ГОНАЧНОСТЬ 16 получаютс сигналы в иде логического нул . На выходе перого элемента IlTQi-HE 8 образуетс акже сигнал в виде логического ну , которьм поступает на вторые входы лементов И группы 4 и обеспечивает оступление на первую группу входов умматора 1 нулевого числа. На выходе ервого элемента НЕ 14 образуетс игнал в виде логической единицы, который разрешает прохождение инверс ного кода второго операнда на вторую группу входов сумматора 1. На выходе первого элемента ИЛИ 6 получаетс си нал в виде логического нул . Таким образом, на выходах разр дов ра 1 получаетс инверсньй код второго операнда, а на выходе 22 разр дов устройства - пр мой код второго операнда. Если на шине 19 задани режима ра боты устройства и на шине 21 разрешени выдачи результата в дополнительном коде присутствуют сигналы в виде логического нул , то устройство работает в режиме передачи дополнительного кода операндов на выход 22 устройства. В этом случае сигнал в виде логического нул с шины 21 поступает на второй вход элемента РАВНОЗНАЧНОСТЬ 16. При передаче первого операнда на выходе третьего элемента ИЛИ-НЕ 10 получаетс сигнал в виде логической единицы, а на выходе элемента РАВНОЗНАЧНОСТЬ 16 в вроде логического нул . Следователь но, на выходе первого элемента ИЛИ 6 будет сигнал в виде логичес кого нул , который поступает на вход переноса сумматора 1 и вторые входы элементов РАВНОЗНАЧНОСТЬ группы 3. На выходах элементов И-НЕ груп пы 5 будут сигналы в виде логической единицы, а на выходах элементов И группы 4 будет присутствовать пр мой код первого операнда. На выходах разр дов сумматора 1 получаетс пр мой код числа, равного разнорти меаду первым операндом и единицей . Следовательно, на выходах 22 разр дов устройства будет присутствовать дополнительньй код первого операнда. При передаче второго Операида на выходе третьего элемента ИЛЙ-НЕ 10 будет сигнал в виде логического, нул а на выходе элемента РАВНОЗНАЧНОСТЬ 16 - в виде логической единицы . На выходе первого элемента ИЛИ 6 будет, сигнал в виде логической еди ницы. На выходах разр дов сумматора 1 получаетс число, равное сумме инверсного кода второго операнда и единицы, т.е. дополнительньй код второго операнда, которьй проходит на выход 22 разр дов устройства. 1 7 изобретени ормула Устройство дл вычитани , содержащее п-разр дный сумматор (где п-разр дность операндов), п разр дньй компаратор, группу из п элементов РАВНОЗНАЧНОСТЬ, группу из п элементов И, первый и второй элементы ИЛИ, первый, второй и третий элементы ИЛИ-НЕ, первый элемент И, причем первые входы элементов И группы подключены к входам соответствую цих разр дов первого операнда устройства и к соответствующим входам первой группы входов компаратора, вторые входы элементов И группы подключены к выходу первого элемента ИЛИ-НЕ, входы второй группы компаратора подключены к соответствующим разр дам второго операнда устройства , выходы элементов И группы подключены .соответственно к инфорMaij iOHHbiM входам первой 1руппы п-разр дного cyivtMaropa, выходы соответствующих разр дов суммы которого соединены соответственно с первыми входами элементов РАВНОЗНАЧНОСТЬ группы, вторые входы которых подключены к выходу первого элемента ИЛИ, а выходы соединены соответственно с выходами разр дов модул результата устройства, выход, компаратора соединен с первым входом первого элемента И и выходом признака равенства устройства, второй вход первого элемента И подключен к входу задани режима работы устройства и к первым входам второго и третьего элементов ИЛИ-НЕ, выход первого элемента И соединен с первыми входами первого и второго элементов tLTIi и первого элеме:г;та ШШ-НЕ, второй вход которого соединен с выходом второго элемента liM-HE, второй вход которого соединен с вторым входом второго элемента ИЛИ и выходом третьего элемента ИЛИ-НЕ, второй вход которого соединен с входом разрешени выдачи результата в обратном коде устройства, о т л ичающеес тем, что, с целью расширени фyнкп Joнaльньrx возможностей за счет передачи операндов на его выход в дополнительном коде, в него введены второй и третий эле-; менты И, группа из п.элементов И-НЕ элемент РАВНОЗНАЧНОСТЬ, первьй и втйр.ой элементы НЕ, причем выходThe invention relates to a number of techniques and is designed to calculate the difference of two operands in the forward code, determine the equality of the operands and transfer the operands to the output of the device in the forward or supplementary code and can be used, for example, in image normalization devices. The purpose of the invention is to expand the functionality of the device by transferring operands to the output of the device in the additional code. The drawing shows the block diagram of the device. The device for subtraction contains a p-bit adder 1, a p-bit comparator 2, a group of 3 of the p elements EQUALITY, a group of 4 of the p elements And, a group of 5 of the p elements, the first 6 and a second 7 of the elements OR, the first 8 , the second 9 and the third elements OR, -NE, the first 1 1, the second 1 and the third 13 elements AND, the first 1 and the second 15 elements NOT, the EQUIDITY element 16, the input 17 of the first operand, the input 1 of the second operand, the input 19 of the mode operation of the device, input 2 permits the result in the return code of the device, input 21 permitting the result in the additional code, the output 22 of the device, the output 23 of the difference sign, the output 24 of the sign of equality. The device for subtraction works as follows. If the bus 19 sets the operating mode of the device and bus 21 permits the output of the result in the additional code contains signals in B1 than the logical unit, the device operates in the mode of determining the difference of two operands in the forward code, In this case, the signal of the logical unit allows the first 11 and the third 13 elements I. At the outputs of the second 9 and third 10 elements ИШi-HE, signals are formed in the form of a logical zero, which allow the operation of the second element OR 7 and the first element OR NONE 8. At the output of the EQUALITY 1 through A signal is generated in the form of a logical zero. If the first and second operands are not equal in magnitude, then the output of comparator 2, and hence the output 24 of the equality sign, there will be a signal in the form of a logical zero. At the output of the first element, And 11, therefore, will be sig.nal in the form of a logical zero, and at the output of the second element is NOT 15 - in the form of a logical unit. At the second inputs of elements AND of group 4 and the first inputs of elements of NAND group 5 there will be signals in the form of a logical unit. Thus, the first operand is fed to the first group of inputs of the adder 1 in the forward code, and the second operand to the second group of inputs of the adder 1 in the inverse code. If the first operand is larger than the second operand, then the output of the transfer of adder 1 will be a signal in the form of a logical unit, which through the third element And 13 and the first element of ISH 6 is fed to the transfer input of adder 1 and the second inputs of the elements EQUALITY of group 3 , and through the second element I 12 - to the output 23 of the sign of the difference. At the outputs of the bits of the adder 1, the difference between the operands in the forward code is obtained. Since at the second inputs of the EQUITY of the elements of group 3 there is a signal in the form of a logical unit, the output of 22 bits of the device is received. is the difference of the operands in the direct code. If the first operand is smaller than the second operand, then the output of the transfer of adder 1 will be a signal in the form of a logical zero, which through the second element And 12 enters the output 23 of the difference sign, and through the third element 13 at the third. the input of the first element OR 6. Since all the inputs of the first element OR 6 have signals in the form of a logical zero, then its output will also be a signal in the form of a logical zero. It goes to the second inputs of the EQUIVALITY elements of group 3 and the transfer input of the adder 1 o At the outputs of the bits of the adder 1, the difference of the operands in the inverse code is obtained, and at the output of the 22 bits of the device - in the forward code. If the first operand is equal in magnitude to the second operand, then at the output of comparator 2, and therefore, at the output 24, the equality sign will be a signal in the form of a logical unit. At the output of the second element is NOT 1, therefore, there will be a signal in the form of a logical zero, and at the output of the first element I 11 - in the form of a logical unit. The signal in the form of a logical zero from the output of the second element NOT 15 blocks the second element AND 12. At course 23, the difference sign is obtained. The signal is in the form of a logical zero. On the outputs of the first 6 and second 7 elements of the NL there will be signals in the form of a logical unit. The outputs of the first element HJM-HE 8 and the first element NOT 14 present signals in the form of a logical zero. Therefore, the first group of inputs of the adder 1 receives the zero code, and the second group receives the inverse code of the number zero. At the outputs of the bits of the adder 1, a zero code is formed, which passes to the outputs of the 22 bits of the device. If the bus 19 sets the operation mode of the device, there is a signal in the form of a logical unit, and on the bus 21 permits the result in the additional code as a logical zero, then the device works in the mode of determining the algebraic difference of two numbers. In this case, at the output of the EQUALITY element 16, a signal is received in the form of a logical unit, which through the first element SH-6 enters the second inputs. of the elements of UNIQUENESS of group 3 and the transfer input of the adder 1. The operand arrives in the forward code for the first group of inputs of the adder 1, and in the inverse code for the second group of inputs of the adder 1. At the outputs of the bits of the adder 1 and the outputs of the 22 bits of the device, a positive difference is formed in the forward code, and negative - in the additional code, and at the output 23 of the difference sign the sign of the positive difference is fixed in the form of a logical one, and negative in the form of a logical zero. If the bus 19 specifies the operation mode of the device there is a signal in the form of a logical zero, and on the bus 21 permits the result of the additional code in the form of a logical unit, then the device operates in the transmission mode of operands at output 22 of the device in the forward code .. In this case, the logical zero signal from the bus 19 setting the operation mode of the device blocks the operation of the first 1 1 and third 13 elements AND and unlocks the second element 11ГШ-НЕ 9, If the signal in the return permission code 20 is present in the reverse device code If the log is zero, then the first operand is output to the device output 22. At the output of the third element Ш1П-НЕ 10, in this case, the signal is received in the form of a logical unit, which is passed through the EQUIDABLE-16 element and the first element of 1SH6 passes through the second inputs of EQUALITY of group 3, which in this case does not invert that signal from the outputs The additions of the Is adder and the transfer input of the Sammator 1, Ka output of the second element OR-KE 9 form a signal in the form of a logical zero, and on you; the first element OR-NO 8 - in the form of a logical unit, which enters the second inputs of the AND elements of group 4 ensuring the passage the first operand of the first group of inputs of the adder 1. At the output of the second element of JDI 7, a signal is received / in the form of a logical unit, and consequently, on the input of the first element NOT 14, in the form of a logical zero, which is fed to the first inputs of the elements of NAND group 5 , providing receipt on the second group of inputs of the adder 1 of the inverse code of the number zero. The outputs of the bits of the adder 15 and, consequently, the outputs of the 22 bits of the device will have the first operand in the forward code. If on the resolution resolution bus 20 there is a signal in the form of an ohmic unit, then the second operand arrives at the device output 22 . In this case, at the outputs of the third element I-fflM-HE 10 and the element P 3 GRAVITY 16 signals are received in an ideal zero. At the output of the first element IlTQi-HE 8, a signal is also generated in the form of a logical well, which goes to the second inputs of the AND elements of group 4 and provides a zero number to the first group of inputs of the muffler 1. The output of the first element HE 14 is formed by a signal in the form of a logical unit, which allows the inverse code of the second operand to pass to the second group of inputs of the adder 1. At the output of the first element OR 6, the force in the form of a logical zero is obtained. Thus, at the outputs of bit 1, the inverse code of the second operand is obtained, and at the output of 22 bits of the device, the direct code of the second operand is obtained. If the bus 19 sets the operation mode of the device and bus 21 permits the output of the result, the additional code contains signals in the form of a logical zero, then the device operates in the transmission mode of the additional code of operands to the output 22 of the device. In this case, the signal in the form of a logical zero from the bus 21 is fed to the second input of the EQUALITY element 16. When the first operand is transmitted, the output of the third element OR-NOT 10 receives a signal as a logical unit, and the output of the EQUALITY element 16 into a logical zero. Consequently, at the output of the first element OR 6 there will be a signal in the form of a logical zero, which is fed to the transfer input of the adder 1 and the second inputs of the elements EQUALITY of group 3. At the outputs of the AND-NOT elements of the group 5 there will be signals in the form of a logical unit, and the outputs of the AND elements of group 4 will contain the direct code of the first operand. At the outputs of the bits of the adder 1, a direct code is obtained of a number equal to the difference between the first operand and the unit. Therefore, the additional code of the first operand will be present at the outputs of the 22 bits of the device. When transmitting the second Operaid, the output of the third element ILY-NOT 10 will be a signal in the form of a logical, zero, and the output of the element EQUALITY 16 - in the form of a logical unit. At the output of the first element OR 6 will be, the signal is in the form of a logical unit. At the outputs of the bits of the adder 1, a number equal to the sum of the inverse code of the second operand and one is obtained, i.e. additional code of the second operand, which passes to the output of 22 bits of the device. 1 7 of the invention of the formula A device for subtracting, containing a n-bit adder (where n is the bit of operands), a n-bit comparator, a group of n elements EQUALITY, a group of n elements And, the first and second elements OR, first, second and the third OR-NOT elements, the first AND element, and the first inputs of the AND elements of the group are connected to the inputs of the corresponding bits of the first operand of the device and to the corresponding inputs of the first group of comparator inputs, the second inputs of the AND elements of the group are connected to the output of the first element OR NOT, input The second comparator group is connected to the corresponding bits of the second operand of the device, the outputs of elements AND of the group are connected. Respectively, to the inputs of the first group of n-bit cyivtMaropa, the outputs of the corresponding bits of the sum of which are connected respectively to the first inputs of the elements EQUALITY of the group, the second inputs of which connected to the output of the first element OR, and the outputs are connected respectively to the outputs of the bits of the unit of the result of the device, the output of the comparator is connected to the first input of the first element This And the output of the sign of equality of the device, the second input of the first element AND is connected to the input setting the operation mode of the device and to the first inputs of the second and third elements OR NOT, the output of the first element AND is connected to the first inputs of the first and second elements tLTIi and the first element: g ; That W-NOT, the second input of which is connected to the output of the second liM-HE element, the second input of which is connected to the second input of the second OR element and the output of the third OR-NOT element, the second input of which is connected to the output enable input of the result in reverse the device code, which is due to the fact that, in order to expand the func- tional capabilities of the device by transferring operands to its output in the additional code, the second and third elements are entered into it; the cops AND, a group of p. elements AND-NOT the element UNIVERSITY, the first and the third elements NOT, and the output
второго элемента ИЛИ соединен с входом первого элемента НЕ, выход которого соединен с первыми входами элементов И-НЕ группы, вторые входы которых соединены соответственно с входами разр дов второго операнда устройства, выходы элементов И-НЕ группы соединены соответственно с информационными входами второй группы п-разр дного сумматора, выход переноса которого подключен к первым входам второго и третьего элементов И, вход второго элемента НЕ подключен к выходу признака равенства устройства, а его выход соединен с вторым входом второго элемента И,The second element OR is connected to the input of the first element NOT, the output of which is connected to the first inputs of the elements of the AND-NOT group, the second inputs of which are connected respectively to the inputs of the bits of the second operand of the device, the outputs of the elements of the AND-NOT group are connected respectively to the information inputs of the second group a bit adder, the transfer output of which is connected to the first inputs of the second and third elements AND, the input of the second element is NOT connected to the output of the equality sign of the device, and its output is connected to the second input the second AND gate,
выход которого соединен с выходом знака разности устройства, первый вход элемента РАВНОЗНАЧНОСТЬ подключен к выходу третьего элементаthe output of which is connected to the output of the sign of the difference of the device, the first input of the element EQUALITY is connected to the output of the third element
ШМ-НЕ, а второй его вход - к входу разрешени вьщачи результата в дополнительном коде устройства, выход элемента РАВНОЗНАЧНОСТЬ соединен с вторым входом первого элемента ШШ, третий вход которого соединен с выходом третьего элемента И, второй вход которого соединен с входом задани режима работы устройства , вход переноса п-разркдного сумматора соединен с вторыми входами элементов РАВНОЗНАЧНОСТЬ группы.CMM is NOT, and its second input is to the resolution enable input in the additional device code, the output of the EQUALITY element is connected to the second input of the first SH, the third input of which is connected to the output of the third AND element, the second input of which is connected , the transfer input of the p-razkdnogo adder is connected to the second inputs of the elements EQUALITY of the group.