Claims (1)
Изобретение относитс к автоматике и может быть использовано в различных системах автоматического контрол и управлени энергетическими системами. Цель изобретени - расширение фун кциональных возможностей и повышение полноты контрол за счет возможности конкретного указани .оборванной фазы благодар чему иckлючaютc ручные операции по локализации неисправ.ностей , сокращаетс врем проверок и устранени неисправностей, что позво л ет снизить стоимость работ по контролю , управлению и обслуживанию в сложных энергетических системах. На чертеже представлена функциональна схема предлагаемого устройства . Устройство содержит формирователи 1-3 на входах фаз А, В и С, соединен ные соответственно с входами элемент ИЛИ 4, выход формировател 1 соединен с тактовыми входами D-триггеров 5 и 6, выход формировател 2 соедине с D-входом триггера 5, выход формиро вател 3 соединен с D-входом триггер 6, выход элемента ИЛИ А соединен с R-входами триггеров 5 и 6, выход триггера 5 соединен с первым входом элемента ИЛИ 7 и с выходным зажимом 8 Обратное чередование фаз, вькод триггера 6 соединен с вторым входом элемента ИЛИ 7 и выходным зажимом 9 Пр мое чередование фаз, выход элемента ИЛИ 7 соединен с R-входами три геров 10-12 и входом инвертора 13, выход которого соединен с входом, линии 14 задержки, выход которой соединен с первыми входами элементов И 15-17, вторые входы к;оторых соединены соответственно с инверсными выходами RS-триггеров 10-12, З входы которых соединены соответственно с выходами формирователей 1-3, выход элемента И 15 соединен с выходным зажимом 18 Обрыв фазы А, выход эле мента И 16 соединен с выходным зажимом 19 Обрыв фазы в, выход элемент И 17 соединен с выходным зажимом 20 Обрыв фазы С. Формирователи 1-3 преобразуют синусоидальное напр жение в последовательность пр моугольных импульсов, причем длительность их выбираетс так, чтобы обеспечивалось попарное перекрытие импульсов с выходов формирователей 1и2,, 2иЗ, Зи1. Пр этом на выходе элемента ИЛИ 4 посто нно поддерживаетс единичный сигнал, которым разрешаетс работа D-триггеров 5 и 6. При пр мом чередовании фаз А, В и С на выходном зажиме 9 имеетс сигнал логической 1, а на выходном зажиме 8 - сигнал логического О. При обратном чередовании фаз А, С и В на выходном зажиме 8 имеетс сигнал логической 1, а на выходном зажиме 9 - сигнал логического- О. При наличии всех фаз один из триггеров 5 или 6 будет в состо нии логической 1, котора через элемент ИЛИ 7, инвертор 13 и линию 14 задержки блокирует прохождение сигналов через злементы И 1517 и запись информации в триггеры 10-12, удержива их в нулевом состо нии . При обрыве хот бы одной из фаз на выходе элемента ИЛИ 4 формируетс нулевой сигнал, устанавливающий D-триггеры 5 и 6 в состо ние логического О. Логический О с выхода элемента ИЛИ 7 разрешает запись информации, поступающей с выходов формирователей 1-3 в триггеры 10-12. Вывод записанной информации о наличии фаз напр жени на зажимы , 18-20 происходит с задержкой, достаточной дл достоверной установки информации на выходах триггеров 10-12 (дл трехфазной сети частотой 50 Гц не менее 20 мс), формируемой линией 14 задержки. Таким образом, после поступлени разрешающего сигнала с элемента ИЛИ 7 импульсы с выходов формирователей 1-3 запишутс в соответствующие триггеры 10-12, на инверсных выходах которых по витс логический О. В случае обрыва фазы на выходе соответствующего формировател импульсы отсутствуют и соответствующий триггер остаетс в состо нии логической 1 на инверсном выходе . Через врем не менее 20 мс, формируемое линией задержки, происходит считывание информации с выходов триггеров 10-12. Обрыв фазы характеризуетс логической 1 на соответствующем зажиме 18-20. Формула изобретени Устройство контрол последовательности чередовани и наличи напр жени фаз в трехфазных сет х, содержащее три формировател на входе- каждой фазы, первый и второй D-триггеры, ин вертор и элемент ИЛИ, причем три входных зажима соединены с входами формирователей, выходы которых соединены с соответствующими входами эле мента ИЛИ, выход которого соединен с входами R обоих D-триггеров, тактовые входы D-триггеров соединены между собой и выходом первого формировател , D-входы первого и второго D-триггеров соединены соответственно с выхода ми второго и третьего формирователей, выход первого D-триггера соединен с выходным зажимом Обратное чередование фаз, а выход второго D-триггера с выходным зажимом Пр мое чередование фаз, отличающеес тем, что, с. целью расширени функци-. ональных возможностей, в него дополнительно введены три RS-трйггера,второй элемент ИЛИ,три элемента И и лини задержки, причем S-входы первого , второго и третьего RS-триггеров соединены с выходами первого, второго и третьего формирователей соответственно , выходы первого и второго Dтриггеров соединены соответственно с первым и вторьм входами второго элемента ИЛИ, выход которого соединен с R-входами первого, второго и третьего RS-триггеров и входом инвертора, выход которого через линию задержки соединен с первыми входами первого, второго и третьего элементов И, вторые входы которых соединены с инверсными входами первого, второго и третьего RS-триггеров соответственно, при этом выход первого элемента И соединер с выходным зажимом Обрыв фазы А,выход второго элемента И соединен с выходным зажимом Обрыв фазы в, а выход третьего элемента И - с выходным зажимом Обрыв фазы с.The invention relates to automation and can be used in various systems of automatic control and management of energy systems. The purpose of the invention is to expand the functional capabilities and increase the completeness of the control due to the possibility of a specific indication of the disrupted phase, which results in manual operations to locate faults, reduces the time of inspections and troubleshooting, which reduces the cost of monitoring, control and maintenance. in complex energy systems. The drawing shows a functional diagram of the device. The device contains the formers 1-3 at the inputs of phases A, B and C, the OR 4 element, respectively, connected to the inputs, the output of the former 1 is connected to the clock inputs of the D-flip-flops 5 and 6, the output of the former 2 is connected to the D-input of the trigger 5, output the driver 3 is connected to the D-input trigger 6, the output of the element OR A is connected to the R-inputs of the flip-flops 5 and 6, the output of the trigger 5 is connected to the first input of the element OR 7 and to the output terminal 8 Reverse phase rotation, the code of the trigger 6 is connected to the second the input element OR 7 and the output terminal 9 Pr my phase rotation, output element OR 7 is connected to the R-inputs of three Gerov 10-12 and the input of the inverter 13, the output of which is connected to the input, the delay line 14, the output of which is connected to the first inputs of the AND 15-17 elements, the second inputs to, which are respectively connected to inverse outputs RS-flip-flops 10-12, G whose inputs are connected respectively to the outputs of the formers 1-3, the output of the element 15 is connected to the output terminal 18 Phase A break, and the output of the element 16 is connected to the output terminal 19 phase failure B, the output element And 17 connected to the output terminal 20 Phase C break. Formers 1-3 transform A sinusoidal voltage is developed into a sequence of rectangular pulses, and their duration is chosen so as to ensure the pairwise overlapping of the pulses from the outputs of the formers 1 and 2 ,, 2 and 3, Zi1. In addition, at the output of the element OR 4, a single signal is constantly maintained, which allows D-flip-flops 5 and 6 to work. When the phases A, B and C are interleaved, output signal 9 has a logical 1 signal and output signal 8 O. When reverse phases A, C, and B are interleaved, the output terminal 8 has a logical 1 signal, and the output terminal 9 has a logical O signal. If all the phases are present, one of the triggers 5 or 6 will be in the logical 1 state, which through the element OR 7, the inverter 13 and the delay line 14 blocks the passage of signals via elements 1517 and writing information into triggers 10-12, keeping them in the zero state. If at least one of the phases at the output of the OR 4 element breaks, a zero signal is generated, setting D-flip-flops 5 and 6 to the logical state O. Logic O from the output of the OR-7 element allows recording information from the outputs of drivers 1–3 to triggers 10 -12. The output of the recorded information on the presence of voltage phases on the terminals 18-20 occurs with a delay sufficient for reliable installation of information at the outputs of the 10-12 triggers (for a three-phase network with a frequency of 50 Hz of at least 20 ms) formed by the delay line 14. Thus, after the arrival of the resolution signal from the OR element 7, the pulses from the outputs of drivers 1–3 will be written into the corresponding triggers 10–12, the inverse outputs of which have a logical O. In the event of a phase failure at the output of the corresponding driver, the pulses are absent and the corresponding trigger remains state of logical 1 at inverse output. After a time of at least 20 ms, formed by the delay line, information is read from the outputs of the trigger 10-12. The phase failure is characterized by a logical 1 on the corresponding terminal 18-20. Claims An alternation sequence and voltage phase control device in three-phase networks, comprising three formers at the input of each phase, the first and second D-flip-flops, an inverter and an OR element, and three input terminals are connected to the inputs of the formers, the outputs of which are connected with the corresponding inputs of the OR element, the output of which is connected to the inputs R of both D-flip-flops, the clock inputs of the D-flip-flops are interconnected and the output of the first driver, the D-inputs of the first and second D-flip-flops are connected respectively tween the output of said second and third generators, the output of the first D-flip-flop is connected to the output terminal Reverse phase rotation, and output of the second D-flip-flop with the output terminal A direct phase rotation, characterized in that, on the. the purpose of expansion functions. three RS-triggers, a second OR element, three AND elements and a delay line, the S-inputs of the first, second and third RS-flip-flops are connected to the outputs of the first, second and third drivers, respectively, the outputs of the first and second D triggers are connected respectively to the first and second inputs of the second OR element, the output of which is connected to the R-inputs of the first, second and third RS-flip-flops and the input of the inverter, the output of which through the delay line is connected to the first inputs of the first, second and And the second inputs of which are connected to the inverse inputs of the first, second and third RS-flip-flops, respectively, while the output of the first element And the connector with the output terminal Phase A break, the output of the second And element connected to the output clip Phase break in, and the third output element I - with output terminal Phase breakage c.