SU1273937A1 - Устройство дл анализа частоты использовани блоков информации в вычислительных комплексах - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, в частности к устройствам дл  анализа информации, и может быть использовано при проектировании быстродействующих вычислительных комплексов. Целью изобретени   вл етс  повышение быстродействи  введени  анализа частоты использовани  блоков пам ти вычислительного комплекса. Устройство содержит генератор импульсов, с первого по третий блоки счетчиков, регистр, дешифратор, первый, второй триггеры, первый, второй блоки элементов И, элемент И, с первой по третью группы блоков элементов И, блок элементов ИЛИ, первый, второй элементы задержки. Устройство анализирует частоту использовани  блоков как оперативной, так и внешней пас м ти с целью их оптимального перераспределени  дл  повышени  произ (Л водительности вычислительного комплекса . 1 ил.

Description

Изобретение относится к вычислительной технике, в частности к устройствам для анализа информации, и может быть использовано при проектировании быстродействующих вычислительных комплексов.

Цель изобретения - повышение быстродействия ведения анализа частоты использования блоков памяти вычислительного комплекса.

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит генератор 1 импульсов, первый, второй и третий блоки 2, 3, 4 счетчиков, регистр 5, дешифратор 6, первый и второй триггеры 7 и 8, первый и второй блоки элементов И 9, 10, элемент И 11, первую, вторую и третью группы блоков элементов И 12 - 14, блок 15 элементов ИЛИ, первый й второй элементы 16 и 17 задержки, вход 18 запуска устройства, вход 19 адреса блока памяти устройства, первый, второй входы 20 и 21 идентификации блока памяти устройства, вход 22 сброса устройства, информационный выход 23 устройства.

Устройство работает следующим образом.

В исходном состоянии регистр 5, счетчики 2 -4, триггеры 7 и 8 обнулены. По входу 19 в регистр 5 заносится код А адреса блока информации, по входу 18 триггер 7 устанавливается в единичное состояние, триггер 8 устанавливается по левому (по схеме) входу 20 в единичное состояние, если соответствующий блок информации хранится во внешней памяти, и по правому входу 20 в нулевое состояние, если соответствующий блок информации хранится в оперативной памяти.

Если триггер 8 установлен в единичное состояние, то импульс с генератора 1 проходит через элемент И 11, , А-й элемент И 9 и увеличивает содержимое А-х счетчиков 2 и 4 (А-й счетчик 4 определяет общее количество обращений к А-му блоку информации, счетчик 2 - если А-й блок хранится во внешней памяти, счетчик 3 - соответственно в оперативной памяти). Если триггер 8 установлен в нулевое состояние, то импульс с генератора 1 увеличивает содержимое А-х счетчиков 3 и 4. Импульс с выхода элемента И 11 через элемент 16 задержки обнуляет триггер 7. При очередном поступлении кода адреса блока информации в регистр 5 триггер 7 по входу 18 уста5 навливается в единичное состояние и указанный процесс повторяется. После анализа всех блоков информации по входу 21 поступает сигнал, который 'разрешает выдачу содержимого счетчи10 ков 2 - 4на выход 22 устройства и через элемент 17 задержки обнуляет регистр 5 и триггер 8. На этом работа устройства заканчивается.

Claims (1)

1 Изобретение относитс  к вычислительной технике, в частности к устройствам дл  анализа информации, и может быть использовано при проектировании быстродействующих вычислительных комплексов. Цель изобретени  - повышение быс родействи  ведени  анализа частоты использовани  блоков пам ти вычисли тельного комплекса. На чертеже представлена структур на  схема предлагаемого устройства. Устройство содержит генератор 1 импульсов, первый, второй и третий блоки 2, 3, 4 счетчиков, регистр 5, дешифратор 6, первьй и второй триггеры 7 и 8, первый и второй блоки элементов И 9, 10, элемент И 11, первую, вторую и третью группы блоков элементов И 12 - 14, блок 15 элементов ИЛИ, первый и второй элементы 16 и 17 задержки, вход 18 запуска устройства, вход 19 адреса блока пам ти устройства, первый, второй входы 20 и 21 идентификации блока пам ти устройства, вход 22 сброса устройства, информационный выход 23 устройства. Устройство работает следующим образом. В исходном состо нии регистр 5, счетчики 2 - 4, триггеры 7 и 8 обнулены . По входу 19 в регистр 5 заноситс  код А адреса блока информации , по входу 18 триггер 7 устанавливаетс  в единичное состо ние, триггер 8 устанавливаетс  по левому (по схеме) входу 20 в единичное состо ние , если соответствующий блок информации хранитс  во внешней пам  ти, и по правому входу 20 в нулевое состо ние, если соответствующий бло информации хранитс  в оперативной п м ти. Если триггер 8 установлен в единичное состо ние, то импульс с гене ратора I проходит через элемент И 1J I Л-й элемент И 9 и увеличивает содержи мое А-х счетчиков 2 и 4 (А-й счетчик 4 определ ет общее количество обращеНИИ к А-му блоку информации, счетчи 2 - если А-й блок хранитс  во внешней пам ти, счетчик 3 - соответстве но в оперативной пам ти). Если триг гер 8 установлен в нулевое состо ние , то импульс с генератора 1 увел чивает содержимое А-х счетчиков 3 и 4. Импульс с выхода элемента И 11 7 . через элемент 16 задержки обнул ет триггер 7. При очередном поступлении кода адреса блока информации в регистр 5 триггер 7 по входу 18 устанавливаетс  в единичное состо ние и указанный процесс повтор етс . После анализа всех блоков информации по входу 21 поступает сигнал, который разрешает выдачу содержимого счетчи- ков 2 - выход 22 устройства и через элемент 17 задержки обнул ет регистр 5 и триггер 8. На этом работа устройства заканчиваетс . Формула изобре.тени  Устройство дл  анализа частоты использовани  блоков информации в вычислительных комплексах, содержащее генератор импульсов, первый, второй и третий блоки счетчиков, дешифратор, первый, второй блоки элементов И, блок элементов ИЛИ, элемент И и регистр , причем выход генератора импульсов подключен к первому входу элемента И, выход регистра соединен свходом дешифратора, выход которого подключен к первым входам первого и второго блоков элементов И, выход первого блока элементов И соединен с первым входом блока элементов ИЛИ, второй вход которого соединен с выходом второго блока элементов И, выходы первого и второго блоков элементов И соединены со счетными входами соответственно первого и второго блоков счетчиков, выход блока элементов ИЛИ подключен к счетному входу третьего блока счетчиков, отличающеес  тем, что, с целью повышени  быстродействи , в него введены первый, второй триггеры, перва , втора , треть  группы блоков элементов И, первый, второй элементы задержки, причем вход запуска устройства соединен с единичным входом первого триггера, единичный выход и нулевой вход которого соединены соответственно с вторым входом элемента И и с выходом первого элемента задержки, выход элемента И соединен с вторыми входами первого и второго блоков элементов И и с входом первого элемента задержки, первый, второй входы идентификации блока пам ти устройства соединены соответственно с единичным и нулевым входами второго триггера, единичный и нулевой выходы которого соединены с третьими